JPH06112355A

JPH06112355A - セラミックパッケージ

Info

Publication number: JPH06112355A
Application number: JP4260101A
Authority: JP
Inventors: Koji Yamakawa; 晃司山川; Yasuaki Yasumoto; 恭章安本; Kaoru Koiwa; 馨小岩; Yasushi Iyogi; 靖五代儀; Nobuo Iwase; 暢男岩瀬; Katsumi Kuno; 勝美久野; Toshio Sudo; 俊夫須藤; Kei Takano; 圭高野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-09-29
Filing date: 1992-09-29
Publication date: 1994-04-22

Abstract

(57)【要約】【目的】半導体チップの機能が一部変更された場合に
おける前記半導体チップの入出力端子の変更に対応して
セラミック多層配線基板を共通化することが可能なセラ
ミックパッケージを提供しようとするものである。【構成】セラミックからなる基材内に複数の内部配線
および複数のバイアホールを設けたセラミック多層配線
基板と、前記多層配線基板の表面に露出した前記バイア
ホールのうちの少なくとも一部に接続された外部リード
とを具備した半導体チップが搭載されるセラミックパッ
ケージにおいて、前記多層配線基板の表面には、前記半
導体チップの入出力端子のうちの少なくとも１つの入出
力端子に対応して複数のバイアホールが露出され、さら
に前記多層配線基板上には前記複数のバイアホールの中
から選択されたバイアホールと前記半導体チップの入出
力端子とを接続するための導体配線が形成されているこ
とを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体チップを気密に
封止して外部環境から保護するセラミックパッケージに
関する。

【０００２】

【従来の技術】近年、半導体チップ（例えばＬＳＩチッ
プ）を外部環境から保護するための各種のパッケージは
Ｂｉ−ＣＭＯＳやＥＣＬに代表されるようなＬＳＩチッ
プの高集積化、高速化、大消費電力、大型チップ化によ
り、高密度化、高速対応化、高放熱化の傾向にある。こ
れらのパッケージの高密度化、高速対応化、高放熱化
は、ワークステーション、ミニコンピュータ、大型コン
ピュータ等の高速情報処理分野で要求が強く、特にスー
パーコンピュータの実装技術において必要不可欠の技術
である。

【０００３】また、最近ではコンピュータやワークステ
ーションのパーソナル化に伴い、高集積、高速、大消費
電力、大型チップの半導体チップを搭載する高密度、高
速対応、高放熱のパッケージにはより簡易性、低コスト
化が求められている。したがって、かかる分野における
技術の進歩に伴い、ますます高密度、高速対応、高放熱
でかつ簡易型、低コストのパッケージへの要求が高まっ
ている。

【０００４】前記ＬＳＩチップのパッケージには、プラ
スチックパッケージ、メタルパッケージ、セラミックパ
ッケージが使用されてきた。このうち、セラミックパッ
ケージはＬＳＩチップを気密封止するときの信頼性が高
く耐湿性にも優れ、また放熱性も要求されるコンピュー
タの演算部に用いるＣＭＯＳゲートアレイやＥＣＬゲー
トアレイ等にも使用されている。

【０００５】前記セラミックパッケージに用いられるセ
ラミック配線基板は、多層化、薄膜技術を用いた微細化
等による高密度配線の形成が行われている。例えば、現
在、マルチチップパッケージではガラスセラミック、ア
ルミナ、ムライト、ＡｌＮ等とＷ、Ｍｏ厚膜導体からな
るセラミック多層配線基板上に同じＷ、Ｍｏの厚膜導体
やＣｕ、Ａｕ、Ａｇ−Ｐｄの厚膜導体を形成する構造に
なっている。一方、スーパーコンピュータや大型コンピ
ュータの実装では、さらに高速化、微細配線による高密
度化を追及するため、セラミック多層配線基板の太い内
部配線を電源線や接地線に用いて高速の信号線としてセ
ラミック多層配線基板上に金属薄膜導体からなる配線を
形成している。金属薄膜導体は、スパッタリングや蒸着
で成膜した後、フォトリソグラフィ技術を用いてパター
ニングする。さらに、高密度にするためにポリイミドを
使用して金属薄膜導体とポリイミドの多層構造とする例
も多い。この場合、セラミック多層配線基板表面を研磨
したり、ポリイミドにより平坦化したりする手法が採用
されている。セラミック多層配線基板の内部配線は、セ
ラミック多層配線基板の表面に露出したＷバイアホール
に施されたＮｉメッキ層などを介して上部金属薄膜導体
と接続される。また、前述したように前記セラミック多
層配線基板上に金属薄膜導体を形成することは、セラミ
ックの焼成時の収縮のばらつきを薄膜導体部分で吸収す
る意味もある。したがって、より微細な配線を高信頼性
で形成できる。

【０００６】また、近年ではシングルチップパッケージ
でも前記マルチチップパッケージの技術を一部使用する
例が出ている。この場合、セラミック多層配線基板上に
マルチチップパッケージと同様な手法で金属薄膜導体ま
たはポリイミドと金属薄膜導体との多層構造を形成して
いる。

【０００７】このようなシングルチップパッケージとし
ては、従来、セラミック多層配線基板と、前記セラミッ
ク多層配線基板上に形成され、薄膜導体配線と、前記セ
ラミック多層配線基板裏面に取り付けられる外部リード
となる入出力用ピンと、前記セラミック多層配線基板上
に前記薄膜導体配線を覆うように設けられた金属または
セラミック製のキャップとから構成されるものが知られ
ている。前記セラミック多層配線基板は、例えばＡｌＮ
焼結体からなる基材と、前記基材に設けられた複数層の
内部配線と、前記基材の深さ方向に亘って設けられた信
号用、電源用および接地用のバイアホールとから構成さ
れている。前記薄膜導体配線は、前記セラミック多層配
線基板の表面に露出した前記信号用、電源用および接地
用のバイアホールに一端が接続され、他端がパッケージ
に搭載される半導体チップの入出力端子に接続される。
つまり、前記セラミック多層配線基板の表面に露出した
前記信号用、電源用および接地用のバイアホールは前記
薄膜導体配線を介して前記半導体チップの入出力端子に
全て接続されている。なお、前記半導体チップの入出力
端子は、前記薄膜導体配線に例えばＡｕワイヤ、Ａｌワ
イヤやはんだバンプを介して接続されている。さらに、
前記入出力用ピンは、前記セラミック多層配線基板の裏
面側の前記各バイアホール上に例えばろう材により接合
されている。

【０００８】しかしながら、上述した従来のセラミック
パッケージは、セラミック多層配線基板の表面に露出し
た信号用等のバイアホールが搭載される半導体チップの
入出力端子に薄膜導体配線を通して全て接続される構造
であるため、ＡＳＴＣやゲートアレイ等において頻繁に
行われる半導体チップの入出力端子の部分的な変更に際
し、その都度異なるセラミック多層配線基板が必要とな
る。したがって、ＥＷＳや高速コンピュータなどの高性
能のパーソナル機器では高機能を保持しつつ低価格化の
要求が高まっており、かかる要求を勘案すると、半導体
チップ（ＬＳＩチップ）の入出力端子の一部のみが変更
された場合、これらの半導体チップのパッケージを共通
化する必要性が求められている。

【０００９】

【発明が解決しようとする課題】本発明は、半導体チッ
プの機能が一部変更された場合における前記半導体チッ
プの入出力端子の変更に対応してセラミック多層配線基
板を共通化することが可能なセラミックパッケージを提
供しようとするものである。

【００１０】

【課題を解決するための手段】本発明は、セラミックか
らなる基材内に複数の内部配線および複数のバイアホー
ルを設けたセラミック多層配線基板と、前記セラミック
多層配線基板の表面に露出した前記バイアホールのうち
の少なくとも一部に接続された外部リードとを具備した
半導体チップが搭載されるセラミックパッケージにおい
て、

【００１１】前記セラミック多層配線基板の表面には、
前記半導体チップの入出力端子のうちの少なくとも１つ
の入出力端子に対応して複数のバイアホールが露出さ
れ、さらに前記セラミック多層配線基板上には前記複数
のバイアホールの中から選択されたバイアホールと前記
半導体チップの入出力端子とを接続するための導体配線
が形成されていることを特徴とするセラミックパッケー
ジである。

【００１２】前記セラミック多層配線基板の基材材料と
しては、パッケージの高速対応化を考慮して低誘電率材
料のガラスセラミック、ムライト（誘電率；４〜７）等
から形成される。放熱性を重視する場合には、高熱伝導
性のＡｌＮ、ＳｉＣ等から形成される。半導体チップ、
例えばＬＳＩチップを構成するＳｉと熱膨張率が近く、
熱応力に対する信頼性を重視する場合には、ＡｌＮ、ム
ライト、ガラスセラミックが好適である。アルミナは、
価格も安く、化学的に安定な物質であるために前記基材
材料として広く用いることができる。また、アルミナの
多層配線基板を利用する場合は放熱性を高めるために前
記基板の半導体チップ搭載部にＣｕ−Ｗ等のヒートシン
クを取り付けることも可能である。

【００１３】前記セラミック多層配線基板の内部配線に
は、一般にＷ、Ｍｏの高融点金属が用いられるが、１０
００℃程度の低温焼成がなされるガラスセラミックを基
材とする場合にはＡｇ、Ｃｕ等を使用することができ
る。

【００１４】本発明において、半導体チップの入出力端
子１つに対応して配置される複数のバイアホールとして
は、具体的には信号線用、電源用および接地用のバイア
ホールより選ばれた２種または３種のバイアホールの組
み合わせや、電位の異なる電源用のバイアホールの２種
以上の組み合わせ等が挙げられる。このように前記半導
体チップの入出力端子に対応して配置された複数のバイ
アホールの全バイアホールに占める割合は、前記半導体
チップの入出力端子の部分的な変更が最大２０％程度で
あること、前記バイアホールの増加により前記セラミッ
ク多層配線基板の面積が増大することを考慮すると、最
大でも２０％にすることが望ましい。なお、所定の半導
体チップの搭載において、前述したような信号線用、電
源用および接地用のバイアホールのうち半導体チップの
入出力端子と接続される選択されたハイアホール以外の
未使用の信号線用、電源用または接地用のバイアホール
は、前記セラミック多層配線基板上に形成される配線と
接続されない。前記セラミック多層配線基板のバイアホ
ールは、例えばタングステンからなり、その直径は通
常、約１５０μｍ前後である。

【００１５】前記外部リード（例えば入出力ピン）の材
料としては、例えばコバール（Ｆｅ−２９％Ｎｉ−１７
％Ｃｏ）等が用いられる。前記ピンは、例えばＡｇ−Ｃ
ｕ（７２％Ａｇ−Ｃｕ）、Ａｕ−Ｓｎ等のろう材で前記
セラミック多層配線基板の表面に露出した外部リード接
続用のバイアホールに接続される。なお、前記半導体チ
ップの入出力端子と未接続のバイアホールとは前記ピン
を取り付ける必要がなく、このようなバイアホールをセ
ラミック多層配線基板において適宜は位置すれば、半導
体チップの入出力端子１つに対応しては位置された複数
のバイアホールの選択によってピンピッチの異なるセラ
ミックパッケージを得ることが可能になる。

【００１６】前記セラミック多層配線基板上に形成され
る配線の形態は、搭載される半導体チップの入出力端子
の機能に応じて変更される。前記配線は、薄膜多層配線
構造にすることを許容する。このような薄膜多層配線構
造において、配線間を分離する絶縁層を低誘電率の材料
で形成し、薄膜配線で信号線を引き回すと、信号伝搬速
度の高速化が可能になる。前記配線の材料としては、例
えばＣｕ、Ａｌ等を用いることができる。

【００１７】前記半導体チップの搭載には、ワイヤボン
ディングまたは高密度で電気特性、機械的特性の良好な
フリップチップやＴＡＢ等のワイヤレスボンディングが
利用される。前記フリップチップ用バンプとしては、例
えばＣｒ−Ｃｕを下地としたはんだバンプ等が使用され
る。前記バンプを形成するはんだとしては、例えば９５
Ｐｂ−Ｓｎが用いられる。

【００１８】本発明に係わるセラミックパッケージは、
通常、前記半導体チップ搭載部分を封止するためのキャ
ップを備える。前記キャップは、例えばムライト、Ａｌ
Ｎ等のセラミック、またはコバール、４２アロイ等の金
属が用いられる。前記セラミックからなるキャップは、
Ａｕ−Ｓｎのように４００℃程度の低温ろう付け等によ
り前記セラミック多層配線基板に取り付けられる。前記
金属からなるキャップは、前記セラミック多層配線基板
にシールリングを設け、このシールリングとのレーザ溶
接等により取り付けられる。次に、本発明に係わるセラ
ミックパッケージの製造方法について説明する。

【００１９】まず、Ａｌ₂Ｏ₃やＡｌＮあるいはＳｉＯ
₂、Ｂ₂Ｏ₃等を主成分としたセラミック粉末に成形用
のバインダ等を加え、グリーンシートを形成する。つづ
いて、前記グリーンシートを扱い易い大きさに切断し、
前記積層体にパンチングにより孔を開口する。ひきつづ
き、グリーンシート表面にＷペーストを印刷して内部配
線用の導体パターンを形成すると共に、前記孔内にＷペ
ーストを充填した後、複数枚を例えば熱圧着により積層
する。前記Ｗペーストには、セラミック焼成時の導体金
属とセラミック収縮率を合わせるために、前記グリーン
シートと同じセラミックの粉体を混合してもよい。その
後、前記積層体に含まれるバインダを脱脂した後、焼成
して表面配線、内部配線およびバイアホールを有するセ
ラミック多層配線基板を作製する。

【００２０】次いで、前記セラミック多層配線基板の表
面に露出したバイアホール（ダイパッド部、ランド部な
ど）にＮｉめっきする。つづいて、前記セラミック多層
配線基板の裏面に露出した外部リード接続用のバイアホ
ール上に外部リードである入出力ピンをＡｇ−Ｃｕろう
材によりろう接合する。ピンピッチが微細なものに対し
ては前記バイアホールを含む周囲に薄膜金属層をフォト
リソグラフィー工程を用いることでパッド状に形成す
る。

【００２１】次いで、搭載される半導体チップの入出力
端子の機能に応じて前記セラミック多層配線基板の表面
に所定のパターンを有する金属薄膜導体をスパッタや真
空蒸着技術およびフォトリソグラフィー技術により形成
する。ただし、前記セラミック多層配線基板の表面に直
接形成される一層目の配線についてはセラミック多層配
線基板の焼成時の収縮に伴うセラミック多層配線基板と
配線との位置ずれを考慮して、前記位置ずれに対し余裕
度のあるパターン設計を行うことが好ましい。配線材料
にはＣｕやＡｌを用いる。つつづい、ピンの接合、配線
の形成の終了した段階で、仕上げの表面処理を行う。そ
の後、半導体チップの搭載、キャップによる前記半導体
チップの気密封止を行う。

【００２２】

【作用】本発明のセラミックパッケージは、半導体チッ
プの入出力端子のうちの所望の入出力端子に露出された
信号用、電源用および接地用などの複数のバイアホール
を有するセラミック多層配線基板を備え、さらに前記セ
ラミック多層配線基板上には前記複数のバイアホールの
中から選択されたバイアホールと前記半導体チップの入
出力端子とを接続するための配線を形成した構造になっ
ている。つまり、前記セラミック多層配線基板を共通と
して、その表面に形成する配線を搭載される前記半導体
チップの入出力端子の機能に対応して変更することによ
って、様々な信号、電源、接地の入出力端子配列を持つ
多種の半導体チップに対して前記セラミックパッケージ
を共有化できる。このため、薄膜導体配線を用いた高密
度、高速対応のセラミックパッケージであっても低コス
トで作製することができる。

【００２３】また、前記セラミック多層配線基板を共通
化できるため、前記セラミック多層配線基板表面の導体
配線の設計のみで新たなセラミックパッケージを製作で
き、設計及び製造時間の短縮化を図ることができる。

【００２４】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。

【００２５】図１は、本実施例における半導体チップ
（ＬＳＩチップ）を搭載したセラミックパッケージを示
す断面図、図２は図１のパッケージにおけるセラミック
多層配線基板表面の薄膜導体配線の形状を説明するため
の部分拡大斜視図、図３は前記セラミック多層配線基板
を共有化し、その表面に形成した別の薄膜導体配線の形
状を説明するための部分拡大斜視図である。

【００２６】セラミック多層配線基板１は、例えばＡｌ
Ｎ焼結体からなる基材２と、前記基材２に設けられた例
えばＷからなる複数層の内部配線３と、前記基材２の深
さ方向に亘って設けられた前記所望の内部配線３と接続
されるＷからなる複数のバイアホール４とから構成され
ている。前記セラミック多層配線基板１の長手方向に沿
う左右端部には、後述するＬＳＩチップの入出力端子の
うちの所望の入出力端子１つに対応して信号用、電源用
および接地用のバイアホール４が設けられている。例え
ば、前記セラミック多層配線基板１の右端部には、図２
に示すように前記ＬＳＩチップの所望の入出力端子１つ
に対応して信号用バイアホール４₁₁、電源用バイアホー
ル４₁₂および接地用バイアホール４₁₃が露出し、また前
記ＬＳＩチップの他の入出力端子に対応して同様に信号
用バイアホール４₂₁、４₃₁、４₄₁、４₅₁、４₆₁、電源用
バイアホール４₂₂、４₃₂、４₄₂、４₅₂、４₆₂および接地
用バイアホール４₂₃、４₃₃、４₄₃、４₅₃、４₆₃がそれぞ
れ設けられている。前記信号用バイアホール４₁₁、
４₂₁、４₃₁、４₄₁、４₅₁、４₆₁、電源用バイアホール４
₁₂、４₂₂、４₃₂、４₄₂、４₅₂、４₆₂および接地用バイア
ホール４₁₃、４₂₃、４₃₃、４₄₃、４₅₃、４₆₃は、それぞ
れ前記基材２の幅方向に配列されている。このようなバ
イアホールのうち前記基材２の長手方向に配列される例
えば信号用バイアホール４₁₁、電源用バイアホール
４₁₂、接地用バイアホール４₁₃により、前記セラミック
多層配線基板１を共有化するための冗長回路部を構成し
ている。

【００２７】前記前記セラミック多層配線基板１上に
は、例えばＡｌからなる複数の薄膜導体配線５が搭載さ
れるＬＳＩチップの入出力端子の機能に対応して形成さ
れている。前記薄膜導体配線５は、前記バイアホール４
と接続されるランド部５ａと、後述するＬＳＩチップの
入出力端子に対向して形成される接続用パッド５ｂと、
前記ランド部５ａおよび前記接続用パッド５ｂ間を繋ぐ
配線部５ｃとから構成される。前記薄膜導体配線５は、
前記冗長回路部において信号用、電源用および接地用の
バイアホール４のいずれかを選択して接続される。具体
的には、図２に示すように前記信号用バイアホール
４₁₁、４₂₁、４₃₁、４₄₁、４₅₁、４₆₁、電源用バイアホ
ール４₁₂、４₂₂、４₃₂、４₄₂、４₅₂、４₆₂および接地用
バイアホール４₁₃、４₂₃、４₃₃、４₄₃、４₅₃、４₆₃のう
ち、１列目の冗長回路部では信号用バイアホール４
₁₁が、２列目の冗長回路部では信号用バイアホール４₂₁
が、３列目の冗長回路部では電源用バイアホール４
₃₂が、４列目の冗長回路部では接地用バイアホール４₄₃
が、５列目の冗長回路部では電源用バイアホール４
₅₂が、６列目の冗長回路部では信号用バイアホール４₆₁
がそれぞれ選択されて前記薄膜導体配線５の接続用パッ
ド５ｂに接続される。このように冗長回路部では、前記
薄膜導体配線５と接続されない未接続のバイアホール４
が存在する。なお、前記セラミック多層配線基板１の左
端部に形成される薄膜導体配線５においても同様に冗長
回路部を構成する信号用、電源用および接地用のバイア
ホール４のいずれかを選択して接続される。また、前記
薄膜導体配線５は前記冗長回路部以外の領域では半導体
チップの機能の一部変更によって変更されこと、または
半導体チップの入出力端子と対応して半導体チップ搭載
部の近傍に配置された信号用、電源用または接地用の特
定のバイアホール４に接続される。

【００２８】前記セラミック多層配線基板１の裏面に露
出した前記バイアホール４には、複数の外部リード（例
えば入出力ピン）６が例えばろう材により接合されてい
る。この場合、前記冗長回路のバイアホール４のうち前
記薄膜導体配線５と未接続のバイアホール４に対しては
前記入出力ピンと接続しなくともよい。

【００２９】以上のような実施例のセラミックパッケー
ジは、図１に示すように前記薄膜導体配線５の接続用パ
ッド５ｂに半導体チップ（例えばＬＳＩチップ）７がは
んだバンプ８を介して接続、搭載される。さらに、前記
セラミック多層配線基板１表面には、セラミック製のキ
ャップ９が前記薄膜導体配線５および前記ＬＳＩチップ
７を覆うように設けられている。

【００３０】一方、図３では搭載されるＬＳＩチップの
入出力端子の一部変更に対応して冗長回路部を構成する
信号用、電源用および接地用のバイアホール４において
図２とは異なるバイアホール４が一部選択されて薄膜導
体配線５と接続される。具体的には、前記信号用バイア
ホール４₁₁、４₂₁、４₃₁、４₄₁、４₅₁、４₆₁、電源用バ
イアホール４₁₂、４₂₂、４₃₂、４₄₂、４₅₂、４₆₂および
接地用バイアホール４₁₃、４₂₃、４₃₃、４₄₃、４₅₃、４
₆₃のうち、１列目の冗長回路部では信号用バイアホール
４₁₁が、２列目の冗長回路部では電源用バイアホール４
₂₂が、３列目の冗長回路部では信号用バイアホール４₃₁
が、４列目の冗長回路部では電源用バイアホール４
₄₂が、５列目の冗長回路部では信号用バイアホール４₅₁
が、６列目の冗長回路部では接地用バイアホール４₆₃が
それぞれ選択されて前記薄膜導体配線５の接続用パッド
５ｂに接続される。なお、前記セラミック多層配線基板
１の左端部に形成される薄膜導体配線５においても同様
の冗長回路部のうちの信号用、電源用および接地用のバ
イアホールのいずれかを選択して接続される。また、前
記薄膜導体配線５は前記冗長回路部以外の領域では半導
体チップの機能の一部変更によって変更されこと、また
は半導体チップの入出力端子と対応して半導体チップ搭
載部の近傍に配置された信号用、電源用または接地用の
特定のバイアホール４にランド部５ａを介して接続され
る。

【００３１】このような構成のセラミックパッケージに
よれば、ＬＳＩチップ７の入出力端子のうちの所望の入
出力端子に対応してそれぞれ配置された冗長回路部とし
ての信号線用バイアホール、電源用バイアホールおよび
接地用バイアホールを有するセラミック多層配線基板１
を備え、さらに前記セラミック多層配線基板１上に前記
ＬＳＩチップ７の入出力端子と前記入出力端子に対応す
る前記バイアホール４の表面露出部とを接続するための
薄膜導体配線５を形成した構造になっている。つまり、
前記セラミック多層配線基板１を共通として、搭載され
るＬＳＩチップ７の機能に応じて図２および図３に示す
ように前記セラミック多層配線基板１上に形成する薄膜
導体配線５が接続されるバイアホールを冗長回路部で適
宜選択することによって、様々な信号線、電源線、接地
線の入出力パッド配列を持つ多種のＬＳＩチップに対し
て前記セラミック多層配線基板を共有化できる。このた
め、前記薄膜導体配線５を用いた高密度、高速対応のセ
ラミックパッケージであっても低コストで作製すること
ができる。

【００３２】また、前記セラミック多層配線基板１を共
通化できるため、前記セラミック多層配線基板１表面の
薄膜導体配線５の設計のみで新たなセラミックパッケー
ジを製作でき、設計及び製造時間の短縮化を図ることが
できる。

【００３３】なお、前記実施例ではセラミック多層配線
基板の表面に一層の薄膜導体配線を形成し、前記薄膜導
体配線を用いて冗長回路部を構成する信号線用、電源用
および接地用のバイアホールを搭載する半導体チップに
対応して選択したが、本発明はこれに限定されない。例
えば、前記セラミック多層配線基板の表面に例えばポリ
イミド樹脂絶縁層と薄膜導体配線およびバイアホールか
らなる薄膜多層導体配線を形成し、薄膜多層導体配線を
用いて前記冗長回路部の選択を行ってもよい。さらに、
冗長回路部を構成する信号線用、電源用および接地用の
バイアホールをインダクタンスの提言の観点から、半導
体チップ搭載部の近傍に配置することもできる。また、
前記バイアスホールの配置状態は格子状に限らず、ラン
ダムに配置することも可能である。

【００３４】かかる構造において、前記絶縁層を低誘電
率材料により形成し、信号線を前記薄膜多層導体配線で
引き回すことによって信号伝搬速度を向上することが可
能になる。また、前記実施例ではシングルチップパッケ
ージを例にして説明したが、マルチチップパッケージに
も同様に適用できる。

【００３５】

【発明の効果】以上詳述した如く、本発明に係わるセラ
ミックパッケージによれば半導体チップの機能が一部変
更された場合における前記半導体チップの入出力端子の
変更に対応してセラミック多層配線基板を共通化するこ
とができ、ひいては低コスト化、設計及び製造時間の短
縮化を図ることができる等顕著な効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施例におけるシングルチップセラミ
ックパッケージを示す断面図。

【図２】図１のパッケージにおけるセラミック多層配線
基板表面の薄膜導体配線の形状を説明するための部分拡
大斜視図。

【図３】図１のセラミック多層配線基板を共有化し、そ
の表面に形成した別の薄膜導体配線の形状を説明するた
めの部分拡大斜視図。

【符号の説明】

１…セラミック多層配線基板、３…内部配線、４、
４₁₁、４₂₁、４₃₁、４₄₁、４₅₁、４₆₁、４₁₂、４₂₂、４
₃₂、４₄₂、４₅₂、４₆₂、４₁₃、４₂₃、４₃₃、４₄₃、
４₅₃、４₆₃…バイアホール、５…薄膜導体配線、６…入
出力ピン、７…ＬＳＩチップ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 9355−4ＭＰ (72)発明者五代儀靖神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者岩瀬暢男神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者久野勝美神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者須藤俊夫神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者高野圭神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内

Claims

【特許請求の範囲】

【請求項１】セラミックからなる基材内に複数の内部
配線および複数のバイアホールを設けたセラミック多層
配線基板と、前記セラミック多層配線基板の表面に露出
した前記バイアホールのうちの少なくとも一部に接続さ
れた外部リードとを具備した半導体チップが搭載される
セラミックパッケージにおいて、前記セラミック多層配線基板の表面には、前記半導体チ
ップの入出力端子のうちの少なくとも１つの入出力端子
に対応して複数のバイアホールが露出され、さらに前記
セラミック多層配線基板上には前記複数のバイアホール
の中から選択されたバイアホールと前記半導体チップの
入出力端子とを接続するための導体配線が形成されてい
ることを特徴とするセラミックパッケージ。