KR100635408B1 - 집적 회로 패키지 - Google Patents

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Abstract

본 발명에 따르면, 다층 유기 기판을 포함하는 집적 회로 패키지가 제공된다. 이 기판은 분리된 도전층들 사이에 제공된 도전성 비아들을 갖는다. 이 비아들은 도전층들을 분리시키는 유전층을 커팅하도록 레이저를 사용하여 형성된다. T자형 핀 형상의 외부 상호 접속부들은 집적 회로 패키지의 기판에 납땜된다. 집적 회로는 플립-칩 기술을 사용하여 기판에 부착될 수 있다.
납땜, 유전층, 플립-칩, 도전층, 레이저, 포토리소그래피

Description

집적 회로 패키지{INTEGRATED CIRCUIT PACKAGE}
본 발명은 일반적으로 집적 회로에 관한 것으로, 특히 집적 회로 패키지에 관한 것이다.
집적 회로(IC: integrated circuit)는 도전성 접속부에 의해 함께 연결된 전자 구성 요소로 구성되어 하나 이상의 기능성 회로를 형성한다. IC는 전형적으로 소위 칩 또는 다이(die)로 불리는 실리콘 단편으로 형성된다. 실리콘 다이들은 동일한 IC 패턴을 형성하는 일련의 조립 단계들이 행해진 표면을 갖는 실리콘 단편인 웨이퍼 내에 형성될 수 있다. IC는 다이들 간의 경계 역할을 하는 웨이퍼의 표면 내의 소위 절단 라인(saw line)들이라고도 부르는 스크라이브 라인(scribe line)들의 반복적인 패턴에 의해 서로 분리된다. 하나의 IC가 각각의 다이 내에 형성된다. 조립 공정의 한 단계에서, 다이들은 스크라이브 라인들을 따라 웨이퍼로부터 절단되며 각각의 다이는 기판에 본딩되어 IC 패키지를 형성한다.
기판은 IC 패키지 내의 다이에 대한 역학적 지지를 제공하며, IC로 그리고 IC로부터의 신호를 전송하고, 또한 IC의 동작 동안에 발생되는 열을 전달할 수 있는 비교적 평탄하고 견고한 구조이다. 기판은 또한 소위 캐리어라 불릴 수 있다. 기판은 IC가 신호를 IC 패키지 내의 다른 회로들 및 IC 패키지에 접속된 회로들과 교환할 수 있도록 다이 상의 각각의 본딩 패드들에 접속된 도전성 리드들을 포함한다. IC 내에 쉽게 포함되지 않는 저항기 및 커패시터와 같은 추가 소자들은 IC 패키지의 상부 또는 하부에 부착될 수 있다. IC 패키지는 컴퓨터 또는 셀룰러 폰과 같은 전자 장치를 구성하도록 상호 접속된 IC 패키지들의 시스템들을 포함하는 회로 보드 조립체에 적용될 수 있다.
IC 패키지 내의 기판에 다이를 본딩하는 한 가지 방법은 소위 플립-칩 본딩 방법(flip-chip bonding method)이다. 플립-칩 본딩 방법의 한 가지 버전은 제어식 접기 칩 연결(controlled collapse chip connection) 또는 C4 방법으로서 널리 공지되어 있다. 플립-칩 본딩 방법에서, 납땜 범프들은 다이들 위의 본딩 패드들 상에 배치되며 웨이퍼 내에 함께 접속된다. 다음에, 웨이퍼가 다이들을 분리시키도록 절단된다. 다음에, 각각의 다이는 넘겨지거나 뒤집혀서 기판 상의 본딩 패드들 또는 납땜 범프들의 대응 패턴과 정렬된다. 제2 리플로우 절차(reflow procedure)가 수행되어 범프들을 접합시킴으로써 다이와 기판 간에 일련의 납땜 열들을 형성한다. 이 납땜 열들은 다이 내의 IC와, I/O 신호들이 전송되고 전력이 전달되는 기판 사이에서 도전성 접속부 또는 리드의 역할을 한다.
마이크로전자 제품들의 집적도가 커지고, 기능이 증가하고, 성능이 향상됨에 따라, 패키징 기술(packaging technology)의 복잡성이 정비례로 증가하고 있다. 예를 들어, 실리콘의 발전은 보다 미세해지게 되었으며 미세한 형상 크기는 보다 높은 시스템 클럭 속도와 보다 빠른 반응 시간을 달성할 수 있는 마이크로프로세서 설계를 가능하게 하였다.
그 결과, 집적도와 프로세서 칩들 및 기판들과 같은 집적 회로들 간의 상호 접속 밀도는 급격하게 증가되었다. 따라서, 상호 접속 밀도가 증가함에 따라, 외부 장치들에 전기적 및 물리적 도전성을 위해 집적 회로들을 기판에 결합시키는 것에 대한 문제점이 증가되고 있다.
상술한 요인들과 본 명세서를 참조하여 이해한 당업자에게 명백할 수 있는 후술하는 다른 요인들로 인해, 본 기술 분야에서는 향상된 접속 밀도를 갖는 새로운 기판 기술이 요구되고 있다.
집적 회로 패키징이 갖는 상술한 문제점들 및 다른 문제점들은 본 발명에 의해 취급되며 이는 다음의 상세한 설명을 참조함으로써 이해될 것이다.
일 실시예에서, 집적 회로 패키지는 집적 회로 다이, 유기 다층 기판(organic multi-layer substrate) 및 T자형 도전성 핀들을 포함한다. 유기 다층 기판은 유전성 기저층과, 이 유전성 기저층의 상부 및 하부 상에 각각 형성된 제1 도체층, 제1 유전층 및 제2 도체층을 포함한다. T자형 도전성 핀들은 기판의 하부에 위치된 최외곽 도체층에 납땜된다.
다른 실시예에서, 마이크로프로세서 패키지는 마이크로프로세서 다이, 유기 다층 기판 및 T자형 도전성 핀들을 포함한다. 유기 다층 기판은 유전성 기저층과, 이 유전성 기저층의 상부 및 하부 상에 형성된 제1 도체층과, 이 제1 도체층 상에 형성된 제1 유전층과, 이 제1 유전층 상에 형성된 제2 도체층과, 이 제2 도체층 상에 형성된 제2 유전층과, 이 제2 유전층 상에 형성된 제3 도체층을 포함한다. 따 라서, 유기 다층 기판은 적어도 11개의 층들을 구비하는데, 이들 중 6개의 층은 도체 재료이다. T자형 도전성 핀들은 기판의 하부에 위치된 제3 도체층에 납땜된다.
다른 실시예에서, 집적 회로 기판을 조립하는 방법이 제공된다. 이 방법은 기저 유전층 상에 제1 도전층을 형성하는 단계와, 제1 도전층 상에 제1 유전층을 형성하는 단계와, 제1 도전층을 노출시키도록 레이저를 사용하여 제1 내부 유전층을 관통하는 제1 비아를 형성하는 단계와, 제1 내부 유전층 상에 제2 도전층을 형성하는 단계를 포함한다. 제2 도전층은 제1 유전층을 관통하는 도전 경로들을 형성하도록 제1 비아의 내부 표면을 코팅한다.
도 1은 본 발명의 집적 회로 패키지의 사시도.
도 2는 도 1의 집적 회로 패키지의 일 실시예의 단면도.
도 3은 도 1의 집적 회로 패키지의 다른 실시예의 단면도.
도 4는 도 1의 집적 회로 패키지의 다른 실시예의 단면도.
양호한 실시예들의 다음의 상세한 설명에서, 본 발명이 실시될 수 있는 양호한 특정 실시예들을 설명하기 위해 도시되어 있는 첨부 도면을 그 일부로서 참조하기로 한다. 이러한 실시예들은 당업자가 본 발명을 실시할 수 있도록 충분히 상세히 설명되어 있으며, 다른 실시예들이 사용될 수 있다는 것과 본 발명의 기술적 사상 및 범주로부터 벗어나지 않고도 논리적, 기계적 및 전기적 변화가 이루어질 수 있다는 것이 이해될 것이다. 따라서, 다음의 상세한 설명은 제한하려는 의도로 이 루어진 것이 아니며, 본 발명의 범위는 첨부된 특허청구의 범위에 의해서만 정의된다.
집적 회로 패키지(100)의 개략 사시도가 도 1에 제공되어 있다. 패키지는 적어도 하나의 집적 회로 다이(102) 및 기판(104)을 포함한다. 기판은 기판으로부터 하방으로 연장되며 외부 장치에 대한 전기적인 접속을 위해 제공되는 다수의 도전성 핀(106)들을 포함한다. 설명되는 패키지는 다음에서 보다 상세히 설명되는 유리한 특징들을 포함한다. 특히, 본 명세서에서 설명되는 바와 같은 상호 접속 핀들은 기판으로 삽입되는 상호 접속 핀들을 갖는 패키지와 비교할 때 증가된 도체 라우팅 공간(conductor routing space)이 제공된다.
본 발명의 실시예의 부분 단면도가 도 2에 도시되어 있다. 기판(104)은 공통 구조를 함께 형성하는 복수의 층을 포함한다. 일 실시예에서, 기판은 유기 기저 유전층(110)을 포함한다. 기저 유전층의 상부 상에 구리와 같은 도체 재료의 층(112)이 존재한다. 도체층(112)에는 유전 재료(114)의 제1 내부층이 덮인다. 제2 도전층(116)은 유전 재료(114)의 제1 내부층의 상부에 제공된다. 제2 도전층(116)의 상부에 조립되는 유전 재료(118)의 제2 내부층에는 제3 도전층(120)이 덮인다. 제3 도전층은 납땜의 배치를 제어하도록 납땜 마스크(122)가 덮인 외부층일 수 있다. 이러한 도체-유전체-도체-유전체-도체가 기저 유전층(110)의 하부에 제공된다.
도전층들은 도전 트레이스(trace)들 또는 경로들을 형성하도록 패터닝된다. 기저 유전층을 통해 다층 도체들을 상호 접속시키는 것은 도금 관통 홀(PTH: plated through hole)(124)들을 통해 이루어진다. 일 실시예에서, 도금 관통 홀들은 기저층을 관통하는 홀들과 제1 도체 및 유전층들을 커팅하도록 드릴이나 레이저를 사용하여 형성된다. 제2 도전층(116)이 형성될 때 홀들은 도체로 도금된다. 추가 도금 비아(126)들이 제1, 제2, 및 제3 도전층들 간에 제공될 수 있다. PTH들과 비아들은 모두 패키지 도체 라우팅을 용이하게 하는 데 사용된다.
전통적으로, 포토리소그래피(photo-lithography)가 기판들 내에 비아를 형성하는 데 사용될 수 있다. 포토리소그래피 공정의 사용은 기판 내에 높은 밀도의 상호 접속을 형성하는 것을 방해할 수 있는 2가지 단점을 갖는다. 첫째는 비아 크기의 제한이다. 비아 크기가 보다 작아질 때 상업적으로 이용 가능한 감광 물질들은 해상도를 제한한다. 둘째는 기계적 특징, 수분 흡수 및 유전 상수의 조합에 대해 감광 물질이 갖는 제한이다. 본 발명에서, 레이저로 커팅된 비아들이 종래 기술의 제한들을 극복하는 데 사용된다.
레이저 기술은 10 ㎛ 이하의 직경으로 비아 크기를 줄여서 생성할 수 있다. 반대로, 포토리소그래피 물질은 50 내지 60 ㎛의 비아들로 제한될 수 있다. 더욱이, 레이저 기술은 스킵 비아 형성(skip via formation)을 가능하게 할 수 있다. 스킵 비아들은 도 4에 도시된 바와 같이 제3 층에 의해 분리된 2개의 도전층을 접속시키는 데 사용된다. 스킵 비아(174)는 중간 도전층(116)을 건너뛰면서 도전층(112 및 120)들을 접속시킨다. 층(116)은 층과 비아 사이의 전기적인 접촉을 방지하기 위해 스킵 비아의 위치에 형성된 제거 영역(clearance region)을 갖는다. 이와 같이, 스킵 비아들은 라우팅 밀도를 경감시키고, 실공간을 절약하며, 루 프 인덕턴스(loop inductance)를 경감시키는데 사용될 수 있다. 또한, 비감광 유전 재료들이 유전 재료 후보의 선택에 추가될 수 있다. 포토리소그래피 공정들을 사용하여 패키지 내에 사용되는 유전 재료들보다 낮은 비용으로 상업적으로 이용 가능한 여러 유전 재료들이 사용될 수 있다.
조립 동안에, 제1 도전층(112)이 기저 유전층(110) 상에 형성된다. 이러한 조립 공정은 공급자에 의해 행해질 수 있다. 이와 같이, 기저 유전층에는 미리 부착된 도전층들이 제공될 수 있다. 제1 도전층들은 원하는 상호 접속부들, 또는 트레이스(trace)들을 형성하도록 패터닝된다. 다음에, 제1 내부 유전층(114)들이 패터닝된 제1 도체들 상에 형성된다. 다음에, 비아들은 도금 관통 홀(124)들을 위해 형성된다. 이 비아들은 기계식 드릴링이나 레이저 커팅에 의해 형성될 수 있다. 다음에, 제2 도전층(116)들이 기판의 각 측면 상에 형성된다. 이 층들은 기판을 통과하는 도전 경로를 형성하도록 비아들의 내부 표면을 코팅한다. 도금 비아들은 에폭시 또는 다른 유사한 물질로 채워진 내부 코어를 갖는다. 충전재(fill material)는 절연 또는 도전 특성이 존재할 수 있다. 도체 물질의 제2 코딩은 제2 도전층상에 형성된다. 즉, 제2 증착 공정은 제2 도체층의 두께를 증가시키고 도금 관통 홀들의 단부들을 덮기 위해 제공된다. 다음에 설명되는 바와 같이, 도금 관통 홀들의 단부들을 덮는 것이 제2 비아(126)들에 대해 행해진다. 다음에, 제2 도전층들은 선택된 트레이스들을 형성하도록 패터닝된다.
다음에, 제2 절연층(118)들이 제2 도전층 상에 형성되고, 제3 도전층(120)들이 형성된다. 다음에, 작은 비아(126)들이 제2 도전층을 노출시키도록 레이저를 사용하여 제2 절연층 및 제3 도전층을 통해 커팅된다. 마찬가지로, 비아들은 하부 제1 도전층을 노출시키도록 커팅될 수 있다. 도 3을 참조하면, 비아(126)와 함께 적층 방식(stacked manner)으로 형성된 비아(170)와 제1 및 제2 도전층 사이에 배치된 비아(172)를 도시하고 있다. 제2 도금 작업이 비아를 코팅하고 도전 경로들을 형성하도록 사용된다. 다음에, 제3 도전층이 패터닝된다.
도금 관통 홀들의 단부들을 덮는 것은 제2 비아들이 도금 관통 홀들을 갖는 라인에 실질적으로 배치되도록 한다. 이러한 방식으로 비아들을 적층함으로써, 라우팅 밀집(routing congestion)이 감소될 수 있다.
상술한 '유전-도체 샌드위치'는 기판의 일 실시예이며, 다른 층상 기판이 의도될 수 있다. 예를 들어, 기판은 기저 유전층에 대해 대칭적이지 않은 기판이 제공될 수 있다.
일 실시예에서, 기저 유전층(110)은 유리 보강재로 구성된다. 제1 및 제2 중간 유전층은 2개의 에폭시 수지 강화층을 포함할 수 있다.
도전 상호 접속 핀(130)들은 기판(104)의 하부(132)에 부착된다. 도시된 바와 같이, 핀들은 T자형이며 평탄한 헤드(134)를 갖는다. 일 실시예에서, 핀들은 납땜 재료를 사용하여 제3 도전층(120)에 부착된다. 일 실시예에서, 납땜은 PbSn 합금으로 구성된다. 그러나, 납땜은 PbSn, AgSn 또는 SbSn 합금과 같은 다른 합금일 수 있으며, 이들로써 제한되지는 않는다. 이러한 구성은 많은 전통적인 핀 부착 기술과 다르다. 예를 들어, 기판에 납땜된 핀들을 갖는 세라믹 기판이 제공된다. 또한, 전형적인 유기 다층 기판은 핀들을 수용하는 기판들로 천공된 홀들을 사용한다. 즉, 핀들은 홀들로 삽입되어 도전층(들)에 부착된다. 이 기판은 다층 도체를 갖고 외부 도전층에 납땜된 핀들을 갖는 유기 기판이 제공된다는 면에서 다르다. 상기에서 주지된 바와 같이, 본 명세서에서 설명된 상호 접속 핀들은 기판에 삽입된 상호 접속 핀들을 갖는 패키지와 비교할 때 증가된 도체 라우팅 공간을 제공한다.
다른 실시예에서, SnAg 공정 납땜(eutectic solder)이 핀 접합을 위해 사용될 수 있다. 다른 실시예에서는, 연구를 통해 SnSb 납땜이 선택될 수 있다는 것이 결정되었다.
상술한 특징에 추가하여, 디커플링 커패시터(decoupling capacitor)(150)들이 외부 도전층(120)에 제공된 패드들에 추가될 수 있다(커패시터의 전기적인 접속들은 도 2에서 생략되어 있음.) 커패시터들은 집적 회로에 과충전 보호를 제공하는 접속 핀들 사이에 배치된다. 전통적인 패키지들은 기판의 핀 측에 커패시터들을 배치하지 않는다. 그러나, 핀들의 설치를 위해 패드들을 제공함으로써, 납땜 패드들이 패키지의 핀 측에 커패시터 또는 다른 소자를 위해 또한 제공될 수 있다.
상술한 바와 같이, 집적 회로 다이(102)는 플립-칩 공정을 사용하여 기판(104)의 상부에 부착된다. 이러한 다이는 임의의 형태의 회로일 수 있지만, 일 실시예에서는 마이크로프로세서 회로이다. 당업자에게 공지된 바와 같이, 다이는 넘겨지거나 뒤집혀서 기판 상의 본딩 패드들 또는 납땜 범프들의 패턴과 정렬된다. 리플로우 공정이 수행되어 다이와 기판 사이에 일련의 납땜 열들을 형성하도록 다이 상에 제공된 납땜 범프들을 접합시킨다. 납땜 열들은 다이 내의 IC와 I/O 신호들이 전송되는 기판 사이에서 도전성 접속부 또는 리드의 역할을 한다.
결론
다층 유기 기판을 포함하는 집적 회로 패키지가 제공된다. 기판은 분리된 도전층들 사이에 제공된 도전성 비아들을 갖는다. 비아들은 도전층을 분리시키는 유전층을 커팅하는 레이저 및 기계식 드릴을 사용하여 내부 코어 층들을 접속시키도록 형성된다. T자형 핀들의 형성 시에 외부 상호 접속들은 집적 회로 패키지의 기판에 납땜된다. 집적 회로는 플립-칩 기술을 사용하여 기판에 부착될 수 있다.
본 명세서에서 특정 실시예들이 도시되고 설명되었지만, 당업자라면 동일한 목적을 달성하도록 구성된 임의의 배열이 설명된 특정 실시예를 대체할 수 있다는 것을 이해할 것이다. 본 출원은 본 발명의 임의의 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다. 따라서, 본 발명은 명백하게 특허청구범위와 그 등가물에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (24)

  1. 삭제
  2. 삭제
  3. 집적 회로 다이(die);
    유전성(dielectric) 기저층과, 상기 유전성 기저층의 상부 및 하부에 각각 형성된 제1 도체층, 제1 유전층 및 제2 도체층을 구비한 유기 다층 기판; 및
    상기 기판의 하부에 위치된 최외곽 도체층에 납땜된 T자형 도전성 핀
    을 포함하고,
    상기 기판은 상기 유전성 기저층, 제1 도체층 및 제1 유전층을 관통하는 도금 관통 홀을 더 포함하며,
    상기 도금 관통 홀은 에폭시 재료로 충전된 내부 코어를 갖고, 상기 제2 도체층에 의해 제1 및 제2 단부에서 캡핑된 집적 회로 패키지.
  4. 집적 회로 다이;
    유전성 기저층과, 상기 유전성 기저층의 상부 및 하부에 각각 형성된 제1 도체층, 제1 유전층 및 제2 도체층을 구비한 유기 다층 기판; 및
    상기 기판의 하부에 위치된 최외곽 도체층에 납땜된 T자형 도전성 핀
    을 포함하고,
    상기 기판은 상기 유전성 기저층, 제1 도체층 및 제1 유전층을 관통하는 도금 관통 홀 및 상기 제1 유전층을 관통하는 도전성 비아를 더 포함하며,
    상기 도금 관통 홀은 상기 제2 도체층에 의해 제1 및 제2 단부에서 캡핑되고,
    상기 도전성 비아는 레이저를 사용하여 상기 제1 유전층을 관통하는 홀을 커팅하고 레이저 커팅된 홀을 도체 재료로 도금함으로써 형성되는 집적 회로 패키지.
  5. 집적 회로 다이;
    유전성 기저층과, 상기 유전성 기저층의 상부 및 하부에 각각 형성된 제1 도체층, 제1 유전층 및 제2 도체층을 구비한 유기 다층 기판; 및
    상기 기판의 하부에 위치된 최외곽 도체층에 납땜된 T자형 도전성 핀
    을 포함하고,
    상기 T자형 도전성 핀들은 PbSn, AgSn 또는 SbSn 중 하나를 포함하는 납땜을 사용하여 납땜되는 집적 회로 패키지.
  6. 집적 회로 다이;
    유전성 기저층과, 상기 유전성 기저층의 상부 및 하부에 각각 형성된 제1 도체층, 제1 유전층 및 제2 도체층을 구비한 유기 다층 기판;
    상기 기판의 하부에 위치된 최외곽 도체층에 납땜된 T자형 도전성 핀; 및
    상기 기판의 하부에 위치된 최외곽 도체층에 결합된 커패시터
    를 포함하는 집적 회로 패키지.
  7. 집적 회로 다이;
    유전성 기저층과, 상기 유전성 기저층의 상부 및 하부에 각각 형성된 제1 도체층, 제1 유전층 및 제2 도체층을 구비한 유기 다층 기판; 및
    상기 기판의 하부에 위치된 최외곽 도체층에 납땜된 T자형 도전성 핀
    을 포함하고,
    상기 유기 다층 기판은,
    상기 제2 도체층에 걸쳐 형성된 제2 유전층;
    상기 제2 유전층에 걸쳐 형성된 제3 도체층;
    상기 제2 및 제3 도체층들 사이에 형성된 제1 레이저 비아들; 및
    상기 제1 및 제3 도체층들 사이에 형성된 제2 레이저 비아들을 더 포함하는 집적 회로 패키지.
  8. 제7항에 있어서, 상기 제1 및 제3 도체층들 사이에 형성된 스킵(skip) 비아를 더 포함하며, 상기 스킵 비아는 상기 제2 도체층을 전기적으로 결합시키지 않으면서 제1 및 제3 도체층을 전기적으로 결합시키는 집적 회로 패키지.
  9. 유전성 기저층과, 유전성 기저층의 상부 및 하부에 형성된 제1 도체층과, 상기 제1 도체층 상에 형성된 제1 유전층과, 상기 제1 유전층 상에 형성된 제2 도체층과, 상기 제2 도체층 상에 형성된 제2 유전층과, 상기 제2 유전층 상에 형성된 제3 도체층을 구비하여 적어도 11개의 층을 갖는 유기 다층 기판;
    상기 기판의 하부에 위치된 상기 제3 도체층에 납땜된 T자형 도전성 핀들; 및
    상기 기판의 상부에 위치된 상기 제3 도체층에 납땜된 마이크로프로세서 다이
    를 포함하는 마이크로프로세서 패키지.
  10. 제9항에 있어서, 상기 기판은 상기 유전성 기저층, 제1 도체층 및 제1 유전층을 관통하는 도금 관통 홀을 더 포함하며, 상기 도금 관통 홀은 상기 제2 도체층에 의해 제1 및 제2 단부에서 캡핑된 마이크로프로세서 패키지.
  11. 제10항에 있어서, 상기 도금 관통 홀은 에폭시 재료가 충전된 내부 코어를 갖는 마이크로프로세서 패키지.
  12. 제10항에 있어서, 상기 기판은 상기 제2 유전층을 관통하는 도전성 비아를 더 포함하며, 상기 도전성 비아는 레이저를 사용하여 상기 제2 유전층을 관통하는 홀을 커팅하고 상기 레이저 커팅된 홀을 도체 재료로 도금함으로써 형성되는 마이크로프로세서 패키지.
  13. 제9항에 있어서, 상기 도전성 비아는 상기 도금 관통 홀과 실질적으로 정렬되는 마이크로프로세서 패키지.
  14. 제9항에 있어서, 상기 T자형 도전성 핀들은 AgSn, PbSn 또는 SbSn의 합금을 포함하는 납땜을 사용하여 납땜되는 마이크로프로세서 패키지.
  15. 제9항에 있어서, 상기 제1 및 제3 도체층들 사이에 형성된 스킵 비아를 더 포함하며, 상기 스킵 비아는 상기 제2 도체층을 전기적으로 결합시키지 않으면서 상기 제1 및 제3 도체층을 전기적으로 결합시키는 마이크로프로세서 패키지.
  16. 유전성 기저층과, 상기 유전성 기저층의 상부 및 하부에 형성된 제1 도체층과, 상기 제1 도체층 상에 형성된 제1 유전층과, 상기 제1 유전층 상에 형성된 제2 도체층과, 상기 제2 도체층 상에 형성된 제2 유전층과, 상기 제2 유전층 상에 형성된 제3 도체층과, 상기 유전성 기저층, 상기 제1 도체층 및 제1 유전층을 관통하고 상기 제2 도체층에 의해 제1 및 제2 단부에서 캡핑된 도금 관통 홀과, 상기 제2 유전층을 관통하며 레이저를 사용하여 상기 제2 유전층을 관통하는 홀을 커팅하고 상기 레이저 커팅된 홀을 도체 재료로 도금함으로써 형성되는 도전성 비아를 구비하여 적어도 11개의 층을 갖는 유기 다층 기판;
    상기 기판의 하부에 위치된 상기 제3 도체층에 납땜된 T자형 도전성 핀들; 및
    상기 기판의 상부에 위치된 상기 제3 도체층에 납땜된 마이크로프로세서 다이
    를 포함하는 마이크로프로세서 패키지.
  17. 제16항에 있어서, 상기 T자형 도전성 핀들은 AgSn, PbSn 또는 SbSn의 합금을 포함하는 납땜을 사용하여 납땜되는 마이크로프로세서 패키지.
  18. 제16항에 있어서, 상기 기판의 하부에 위치된 상기 제3 도체층에 결합된 커패시터를 더 포함하는 마이크로프로세서 패키지.
  19. 집적 회로 기판을 제조하는 방법에 있어서,
    기저 유전층 상에 제1 도전층들을 형성하는 단계;
    원하는 상호 접속부들을 형성하도록 상기 제1 도전층들을 패터닝하는 단계;
    상기 패터닝된 제1 도전층들 상에 제1 내부 유전층들을 형성하는 단계;
    상기 기저 유전층, 제1 도전층들 및 제1 내부 유전층들을 관통하는 제1 비아들을 형성하는 단계;
    상기 기판을 관통하는 도전 경로들을 형성하도록 제1 비아들의 내부 표면을 코팅하는 제2 도전층을 상기 제1 내부 유전층들 상에 형성하도록 도체 재료의 제1 코팅을 도포하는 단계;
    상기 도금된 비아들의 내부 코어를 에폭시로 충전하는 단계;
    상기 제2 도체층의 두께를 증가시키고 충전된 도금 관통 홀들의 단부들을 덮도록 제1 코팅에 걸쳐 도전성 재료의 제2 코팅을 도포하는 단계;
    원하는 상호 접속부들을 형성하도록 상기 제2 도전층들을 패터닝하는 단계;
    상기 패터닝된 제2 도전층들 상에 제2 내부 유전층들을 형성하는 단계;
    레이저를 사용하여 상기 제2 내부 유전층들 중 적어도 하나를 관통하는 제2 비아를 형성하는 단계;
    상기 제2 내부 유전층을 관통하는 도전 경로를 형성하도록 상기 제2 비아의 내부 표면을 코팅하는 제3 도전층을 상기 제2 내부 유전층들 상에 형성하도록 도전성 재료를 도포하는 단계;
    원하는 상호 접속부들 및 핀 본딩 패드들을 형성하도록 상기 제2 도전층들을 패터닝하는 단계; 및
    상기 집적 회로 기판으로부터 하방으로 연장하는 핀 본딩 패드들에 T자형 상호 접속 핀들을 납땜하는 단계
    를 포함하는 집적 회로 기판 제조 방법.
  20. 제19항에 있어서, 상기 제1 및 제2 비아는 실질적으로 정렬되는 집적 회로 기판 제조 방법.
  21. 제20항에 있어서, 상기 제2 도전층들을 패터닝하는 단계는 상기 핀 본딩 패드들에 인접한 커패시터 본딩 패드들을 패터닝하는 단계를 포함하는 집적 회로 기판 제조 방법.
  22. 집적 회로 기판을 제조하는 방법에 있어서,
    기저 유전층 상에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 제1 유전층을 형성하는 단계;
    상기 제1 도전층을 노출시키도록 레이저를 사용하여 상기 제1 내부 유전층을 관통하는 제1 비아를 형성하는 단계; 및
    상기 제1 내부 유전층 상에 제2 도전층을 형성하는 단계를 포함하며,
    상기 제2 도전층은 상기 제1 유전층을 관통하는 도전 경로들을 형성하도록 상기 제1 비아의 내부 표면을 코팅하는 집적 회로 기판 제조 방법.
  23. 제22항에 있어서, 상기 제2 도전층 상에 제2 유전층을 형성하는 단계;
    상기 제2 도전층을 노출시키도록 상기 레이저를 사용하여 상기 제2 내부 유전층을 관통하는 제2 비아를 형성하는 단계; 및
    상기 제2 내부 유전층 상에 제3 도전층을 형성하는 단계를 더 포함하며,
    상기 제3 도전층은 상기 제2 유전층을 관통하는 도전 경로들을 형성하도록 상기 제2 비아의 내부 표면을 코팅하는 집적 회로 기판 제조 방법.
  24. 제23항에 있어서, 상기 제1 및 제2 비아는 실질적으로 정렬되는 집적 회로 기판 제조 방법.
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