KR20040030841A - 안테나가 내장된 무연 칩 캐리어의 구조 및 제조방법 - Google Patents

안테나가 내장된 무연 칩 캐리어의 구조 및 제조방법 Download PDF

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KR20040030841A
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하셰미 에스. 하싼
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코넥스안트 시스템스, 인코퍼레이티드
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Abstract

기판은 반도체 다이를 수용하기 위한 상면을 구비한다. 안테나는 기판의 하면에 패터닝된다. 안테나는 그것을 비아에 결합하고, 비아를 통해 기판신호 본드패드와 반도체 다이 신호 본드패드에 결합함으로써 액세스 가능하다. 일실시예에서, 기판에는 적어도 하나의 비아가 있다. 적어도 하나의 비아는 반도체 다이의 신호 본드패드와 인쇄회로기판 사이에 전기적 접속을 제공한다. 적어도 하나의 비아는 또한 반도체 다이의 신호 본드패드와 인쇄회로기판에 전기적으로 접속된 랜드 사이에 전기적 접속을 제공한다.

Description

안테나가 내장된 무연 칩 캐리어의 구조 및 제조방법{STRUCTURE AND METHOD FOR FABRICATION OF A LEADLESS CHIP CARRIER WITH EMBEDDED ANTENNA}
본 발명의 배경
본 출원은 2000년 11월 15일자로 출원되고 본 출원의 양수인에게 양도되며, 참고로 본 명세서에 포함되는 "무연 칩 캐리어 설계 및 구조"란 명칭의 미국출원 09/713,834호를 모출원으로 한 일부계속출원으로서, 출원일의 이익을 주장한다.
반도체 제조업은 보다 소형이면서 복합적인 다이(die)에 대한 요구에 계속 직면하고 있다. 보다 소형이면서도 복합적인 이들 다이는 또한 보다 높은 주파수에서 동작하지 않으면 안된다. 보다 소형이면서 복합적이고 또 빠른 장치에 대한 요구는 다이 자체의 제조뿐 아니라, 다이를 수용하도록 사용되고 "오프칩(off-chip)" 디바이스에 전기적 접속을 제공하는 다양한 패키지, 구조 또는 캐리어의 제조에도 새로운 도전이 되고 있다.
예로서, 다른 것 보다 높은 주파수 수단에 대한 요구, 즉 온칩(on-chip) 및오프칩 기생인자(parasitics)가 최소화되어야 한다. 예컨대, 기생 인덕턴스, 커패시턴스 및 저항은 모두 다이의 전기적 성능에 악영향을 미치므로, 그 관련된 오프칩 소자는 최소화되어야만 한다. RF(Radio Frequency, 무선 주파수) 반도체 디바이스는 고주파에서 동작하기 때문에, 이들 디바이스(즉, RF 디바이스)는 특별히 매우 낮은 기생인자를 필요로 하는 상당히 많은 종류의 디바이스의 구성요소가 된다.
최근 표면실장칩(surface mount chips)과 칩 캐리어(chip carrier)는 개별부품 반도체 패키지(discrete semiconductor package)에 비해 인기를 끌고 있다. 개별부품 반도체 패키지는 일반적으로 많은 수의 핀을 구비하며, 이것은 개별부품 반도체 패키지를 인쇄회로기판에 실장하여 전기적으로 접속하기 위해 비교적 큰 공간을 필요로 할 수 있으며, "풋프린트(footprint)"라고 칭해진다. 게다가, 개별부품 반도체 패키지의 제조와 관련된 비용 및 시간과 인쇄회로기판에 많은 수의 구멍을 뚫는 비용과 시간은 표면실장 디바이스와 칩 캐리어 등의 다른 대체물이 왜 인기를 얻고 있는지에 대한 부가적 이유에 속한다.
상이한 칩 캐리어 설계에 도달하고자 하는 기술에서는 다양한 시도가 있어왔다. 발명자 미나미 마스미(Minami Masumi)의 "전자부품 및 배선보드 디바이스"라는 명칭으로 1998년 11월 24일자 공개된 일본 특허공개번호 제10313071호는 반도체 디바이스에 의해 방출된 열을 소모시키는 구조를 개시하고 있다. 상기 구조는 배선 보드의 바닥에 있는 방열 패턴(thermal dissipation pattern)을 통해 베어칩(bare chip)으로부터 방출된 열을 방열판에 전달하는, 배선보드에 형성된 금속으로 패키지된 스루홀(through-hole)을 구비한다.
발명자 후지카와 오사무(Fujikawa Osamu)의 "전자부품 실장용 기판"이라는 명칭으로 1990년 2월 27일자 공개된 일본 특허공개번호 제02058358호는 금속도금된 상하면 사이에 샌드위치된 8개의 열전도성 수지충진홀(resin filled hole)을 포함하는 중심영역을 갖는 기판을 개시하고 있다. 그리고 방열과 내습성을 향상시키기 위해 서는 페이스트 접착제로 기판의 상부 금속도금 표면의 중심영역에 전자부품을 부착한다.
발명자 미야니시 켄지(Miyanishi Kenji)의 "스택된 유리 세라믹 회로기판"이라는 명칭으로 1997년 6월 10일자 공개된 일본 특허공개번호 제09153679호는 7층 유리 세라믹층을 포함하는 스택 유리세라믹 회로보드를 개시한다. 다층 스택 유리 세라믹 회로기판은 비아홀을 덮는 상하면 상의 표면도체로 금 또는 구리를 포함하는 다수의 비아홀을 포함한다. 상부 도체는 IC칩의 히트싱크(heat sink)로서 기능한다.
발명자 요시다 카즈오(Yoshida Kazuo)의 "반도체 디바이스"라는 명칭으로 1998년 12월 18일 공개된 일본 특허공개번호 제10335521호는 세라믹 기판 내에 형성된 열 비아(thermal via)와 열 비아 상부에 실장된 반도체 칩을 개시하고 있다. 열 비아의 홀의 상부는 그것이 방사상 방향으로 외부를 향할 수록 점점 얕아지는 방식으로 세라믹 기판에 형성된다.
인쇄회로기판 상에 칩을 실장하기 위한 종래의 칩 캐리어 구조는 많은 결점을 갖는다. 예컨대, 종래의 칩 캐리어는 아직 너무 많은 기생인자를 도입하고 있으며, 상기 다이에 낮은 인덕턴스와 저항 접지 접속을 제공하지 않는다. 종래의 칩캐리어는 또한 매우 제한된 방열 능력을 가지며, 빈약한 방열 때문에 부수적으로 신뢰성의 문제를 갖게 된다. 예로서 RF 어플리케이션에서처럼 높은 주파수 어플리케이션에서는 수 와트의 전력이 단일-다이에 의해 발생된다. 반도체 다이와 칩 캐리어는 상이한 물질로 만들어지고, 각각은 상이한 열팽창 계수를 가지며, 상기 다이에 의해 생성된 열에 다르게 반응한다. 최종 열응력은 칩 캐리어로부터 다이의 분리 또는 크랙을 야기시킬 수 있으며, 예를 들어 전기적 기계적 고장을 일으킬 수 있다. 따라서 성공적인 방열이 중요하며 새로운 구조와 방법을 필요로 한다.
무선 통신 장치 및 블루투스(Bluetooth) RF 송수신기와 같은 고주파에서 작동되는 보다 소형이면서 보다 복합적이고 보다 빠른 장치에 대한 요구는 또한 소형 안테나에 대한 요구를 증가시켜 왔다. 그리하여 무선 통신 장치의 소형화는 반도체 다이를 안테나와 연결시켜 동일한 "패키지" 하우징에 통합되는 소형 안테나에 대한 요구가 대두되었다. 상술한 바와 같이, 고주파에서 작동되는 보다 소형이면서 복합적인 반도체 다이는 낮은 기생인자, 효과적인 방열패턴 및 낮은 인덕턴스 및 저항 접지를 제공하면서 반도체 다이를 인쇄회로 기판에 지지, 수용 및 전기적으로 연결하는 구조체를 요구하게 된다.
따라서 별도부품 반도체 패키지와 종래의 칩 캐리어에 의해 직면한 문제점을 극복하면서 반도체 다이를 구조체에 내장된 안테나에 수용, 지지, 및 전기적으로 연결하는 새롭고 신뢰성 있는 구조체 및 방법에 대한 필요성이 존재한다. 보다 구체적으로는, 낮은 기생인자, 효과적인 방열패턴 및 낮은 인덕턴스 및 저항 접지를 제공하면서 반도체 다이에 수용, 지지 및 전기적으로 연결되는 구조체에서 안테나를 내장시키는 새롭고 신뢰성 있는 구조체 및 방법에 대한 필요성이 존재한다.
본 발명은 일반적으로 반도체 칩 패키지 분야에 관한 것으로, 보다 구체적으로는 무연 칩 캐리어(leadless chip carrier)의 설계 및 구조의 분야에 관한 것이다.
도 1은 본 발명의 실시예의 단면도
도 2A는 본 발명의 실시예의 부분 평면도.
도 2B는 본 발명의 실시예의 부분 단면도.
도 3은 "소우 싱귤레이션(saw singulation)" 단계의 완료 후, 본 발명의 실시예의 평면도.
도 4는 "소우 싱귤레이션" 단계의 완료 후, 본 발명의 실시예의 저면도.
도 5는 본 발명의 실시예의 제조공정의 전형적인 흐름도.
도 6은 "소우 싱귤레이션" 단계의 완료 후, 본 발명의 실시예의 저면도.
도 7은 본 발명의 안테나 내장 실시예의 저면도.
도 8은 본 발명의 안테나 내장 실시예의 단면도.
도 9는 본 발명의 안테나 내장 실시예의 또 다른 단면도.
도 10은 본 발명의 안테나 내장 실시예의 평면도.
본 발명은 안테나가 내장된 무연 칩 캐리어의 제조방법 및 그 구조체에 관한 것이다. 본 발명은 반도체 다이에 의해 발생된 열을 효율적으로 소모하는 구조체를 제공한다. 또한 본 발명은 내장된 안테나를 포함하며, 낮은 기생인자, 낮은 인덕턴스 및 저항접지 접속을 반도체 다이에 제공하는 구조체를 제공한다.
일실시예로, 본 발명은 반도체 다이를 수용하기 위한 상면을 구비하는 기판을 포함한다. 예컨대, 이 기판은 폴리테트라플루오로에틸렌 물질이나 FR4를 기본물로 하는 라미네이트 물질 등의 유기물질을 포함할 수 있다. 또 다른 예로서, 상기 기판은 세라믹 물질을 포함할 수도 있다. 본 발명의 일실시 태양에 따르면, 안테나는 기판의 하면에 패터닝된다. 이 안테나는 비아에, 혹은 비아를 경유하여 기판 신호 본드패드 및 반도체 다이 신호 본드패드에 연결됨으로써 쉽게 접근할 수 있다.
일실시예로, 본 발명은 기판 내에 적어도 하나의 비아를 포함한다. 본 발명의 적어도 하나의 비아는 반도체 다이의 신호 본드패드와 인쇄회로기판 사이에 전기적 접속을 제공한다. 적어도 하나의 비아는 구리와 같은 전기적 열적으로 전도성인 물질을 포함한다. 적어도 하나의 비아는 기판 본드패드와 인쇄회로기판 사이에 전기적 접속을 제공한다. 기판 본드패드는 신호 본딩 와이어에 의해 반도체 다이의 신호 본드패드에 접속된다. 적어도 하나의 비아는 또한 반도체 다이의 신호 본드패드와 랜드(land) 사이에 전기적 접속을 제공하며, 상기 랜드는 상기 인쇄회로기판에 전기적으로 접속된다.
본 발명은 안테나가 내장된 무연 칩 캐리어의 구조체 및 그 제조방법에 관한 것이다. 다음의 설명은 본 발명의 다양한 실시예 및 구현에 관한 특정 정보를 포함하고 있다. 당해 기술분야의 숙련된 기술자라면 본 발명이 본 명세서에서 특별히 언급한 것과 다른 방식으로 실시할 수 있을 것이다. 더욱이, 본 발명의 일부 특정한 세부사항은 본 발명을 모호하게 하지 않기 위하여 설명하지 않는다. 본 발명에서 그러한 설명되지 않는 특정한 세부사항은 당해 기술분야의 숙련된 기술자라면알 수 있는 범위 내의 것이다.
본 발명의 도면과 상세한 설명은 단순히 본 발명의 예시적 실시예에 불과한 것이다. 간결함을 유지하기 위해 본 발명의 원리를 이용하는 본 발명의 다른 실시예들은 본 명세서에서 특별히 설명되지는 않으며 첨부 도면에 의해 특별히 도시되지도 않는다.
도 1에서 구조체(100)는 본 발명의 실시예에 따른 전형적인 구조체의 단면도를 도시한 도면이다. 구조체(100)는 도 1에서 인쇄회로기판(PCB)(150)에 부착된 것으로 도시되어 있다. 구조체(100)를 참조하면, 반도체 다이(110)는 다이 어태치(112)에 의해 다이 어태치 패드(111)에 부착되어 있다. 반도체 다이(110)와 같은 "반도체 다이"는 본 발명에서는 "칩" 또는 "반도체 칩"으로 칭해지기도 한다. 다이 어태치 패드(111)는 AUS-5 솔더 마스크일 수 있으며, 반도체 다이 바로 하부의 솔더 마스크의 세그먼트로 칭해진다. 솔더 마스크의 형성 및 패터닝은 본 발명의 뒷 부분에서 보다 상세히 설명한다. 그러나 다이 어태치 패드(111)는 솔더 마스크를 제외한 다른 물질을 포함할 수 있다. 다이 어태치 패드(111)의 두께는 예컨대 10.0미크론 내지 30.0미크론일 수 있다. 다이 어태치(112)는 은으로 충진된 에폭시 또는 비스말레미드(bismalemide)를 포함할 수 있다. 일반적으로 다이 어태치(112)는 전기적으로 전도성이거나 절연성인 열경화성 접착제 또는 그 혼합물일 수 있다. 그러나 본 발명의 실시예에서 다이 어태치(112)는 전기적 및 열적으로 전도성이다.
솔더 마스크(113)는 기판(120)의 상면(118)에 도포된다. 솔더 마스크(113)의 두께는 예컨대 10.0미크론 내지 30.0미크론일 수 있다. 솔더 마스크(113)는 AUS-5일 수 있으나, 솔더 마스크(113)는 다른 물질을 포함할 수 있다. 솔더 마스크(115)는 기판(120)의 하면(124)에 도포된다. 솔더 마스크(115)의 두께는 예컨대 10.0미크론 내지 30.0미크론일 수 있다. 솔더 마스크(115)는 또한 AUS-5일 수 있으나, 솔더 마스크(115)는 다른 물질을 포함할 수 있다. 지지패드(117)는 기판(120)의 상면(118)에 형성되며, 일실시예에서 지지패드(117)는 구리일 수 있다. 그러나 지지패드(117)는 다른 금속을 포함할 수 있다. 예컨대, 지지패드(117)는 알루미늄, 몰리브덴, 텅스텐 또는 금일 수 있다. 본 발명의 일실시예에서, 반도체 다이(110)는 지지패드(117)에 직접 납땜될 수 있다. 지지패드(117)의 제조는 도 5와 관련하여 후술하기로 한다.
기판 다운본드 영역(114)은 기판(120)의 상면(118)에 형성된다. 도 1의 구조체(100)에서, 기판 다운본드 영역(114)은 니켈-도금 구리를 포함할 수 있다. 기판 다운본드 영역(114)은 상기 니켈-도금 구리 위에 금 도금층을 추가로 포함할 수 있다. 그러나 기판 다운본드 영역(114)은 다른 금속을 포함할 수도 있다. 예컨대, 기판 다운본드 영역(114)은 알루미늄, 몰리브덴, 텅스텐 또는 금일 수 있다. 기판 다운본드 영역(114)의 제조는 도 5와 관련하여 후술하기로 한다. 다운본딩 와이어(116)의 제 1 단부는 반도체 다이(110) 상의 반도체 다이 접지본드패드(108)에 접합된다. 다운본딩 와이어(116)의 제 2 단부는 기판 다운본드 영역(114)에 접합된다. 다운본딩 와이어(116)는 금일 수 있으나 알루미늄 등의 다른 금속을 포함할 수도 있다. 다운본딩 와이어(116)의 직경은 대략 30.0미크론일 수 있으나, 다른 직경을 택할 수도 있다.
기판(120)은 폴리테트라플루오로에틸렌 등의 2층 유기 라미네이트를 포함할 수 있다. 그러나, 기판(120)은 FR4를 기본물로 하는 라미네이트 등의 다른 유기물질을 포함할 수 있다. 본 발명의 일실시예에서, 기판(120)은 세라믹 물질일 수 있다. 도 1의 구조체(100)에서, 기판(120)의 두께(122)는 약 200.0미크론이나, 기판(120)의 두께는 본 발명의 다른 실시예에서는 다를 수도 있다.
도 1을 계속 설명하면, 복수의 제 1 비아로 칭해지는 비아(128)와 복수의 제 2 비아로 칭해지는 비아(126)는 기판(120) 내에 위치된다. 비아(126), 비아(130) 및 비아(128)는 기판(120)의 상면(118)으로부터 하면(124)으로 연장된다. 비아(126), 비아(130) 및 비아(128)는 열전도성 물질을 포함할 수 있다. 비아(126), 비아(130) 및 비아(128)는 구리를 포함할 수 있으며, 사실 전형적인 구조체(100)에서 비아(126), 비아(130) 및 비아(128)는 구리로 충진된다. 그러나 비아(126), 비아(130) 및 비아(128)는 본 발명의 범위로부터 벗어남이 없이 다른 금속으로 충진될 수 있다. 본 발명의 다른 실시예에서는, 비아(126), 비아(130) 및 비아(128)는 금속으로 완전히 충진되지 않을 수도 있다. 일반적으로 비아(128), 비아(126) 및 비아(130)는 유사한 구조를 갖는다. 이처럼 예시된 예에 의해 전형적인 비아(126)의 구조를 도 2A 및 도 2B, 특히 점선(142)으로 둘러싼 영역(도 2B의 점선(242)으로 둘러싼 영역에 대응)과 관련하여 상세히 후술하기로 한다.
도 1에 도시된 바와 같이, 신호 본딩 와이어(134)의 제 1 단부는 반도체 다이(110) 상의 반도체 다이 신호 본드패드(104)에 접합된다. 신호 본딩 와이어(134)의 제 2 단부는 기판 신호 본드패드(132)에 접합된다. 신호 본딩 와이어(134)는 금일 수 있으며, 알루미늄 등의 다른 금속을 포함할 수도 있다. 신호 본딩 와이어(134)의 직경은 30.0미크론일 수 있으며 다른 크기의 직경을 선택할 수도 있다. 도 1에 도시된 바와 같이, 신호 본딩 와이어(140)의 제 1 단부는 반도체 다이(110) 상의 반도체 다이 신호 본드패드(106)에 접합된다. 신호 본딩 와이어(140)의 제 2 단부는 기판 신호 본드패드(138)에 접합된다. 신호 본딩 와이어(140)는 금일 수 있으나, 알루미늄 등의 다른 금속을 포함할 수 있다. 신호 본딩 와이어(140)의 직경은 30.0미크론일 수 있으며 다른 크기의 직경을 선택할 수도 있다.
도 1에서, 기판 신호 본드패드(132)는 기판(120)의 상면(118)에 형성된다. 구조체(100)에서, 기판 신호 본드패드(132)는 니켈-도금 구리를 포함할 수 있다. 기판 신호 본드패드(132)는 상기 니켈-도금 구리 위에 금 도금층을 추가로 포함할 수 있다. 그러나, 기판 신호 본드패드(132)는 다른 금속을 포함할 수도 있다. 예컨대 기판 신호 본드패드(132)는 알루미늄, 몰리브덴, 텅스텐 또는 금일 수 있다. 기판 신호 본드패드(132)의 제조에 대해서는 도 5를 참조하여 후술하기로 한다. 도 1의 구조체(100)에서, 기판 신호 본드패드(132)는 비아(130)와 오버랩된다. 본 발명의 다른 실시예에서, 기판 신호 본드패드(132)는 비아(130)와 오버랩되는 대신 비아(130)와 접촉한다.
기판 신호 본드패드(132)와 마찬가지로, 기판 신호 본드패드(138)는 기판(120)의 상면에 형성된다. 구조체(100)에서 기판 신호 본드패드(138)는 니켈-도금 구리를 포함할 수 있다. 기판 신호 본드패드(138)는 상기 니켈-도금 구리 위에 금 도금층을 더 포함할 수 있다. 그러나 기판 신호 본드패드(138)는 다른 금속을 포함할 수도 있다. 예컨대, 기판 신호 본드패드(138)는 알루미늄, 몰리브덴, 텅스텐, 또는 금일 수 있다. 기판 신호 본드패드(138)의 제조에 대해서는 도 5를 참조하여 후술하기로 한다. 구조체(100)에서, 기판 신호 본드패드(138)는 비아(126)를 오버랩한다. 본 발명의 다른 실시예에서, 기판 신호 본드패드(138)는 비아(126)를 오버랩하는 대신 비아(126)와 접촉한다.
또한 도 1에 도시된 바와 같이, 기판(120)의 하면(124) 상에는 랜드(144)가 형성된다. 구조체(100)에서, 랜드(144)는 구리를 포함할 수 있으나, 랜드(144)는 알루미늄, 몰리브덴, 텅스텐 또는 금 등의 다른 금속을 포함할 수도 있다. 랜드(144)의 형성은 도 5와 관련하여 후술하기로 한다. 랜드(144)는 솔더(147)에 의해 인쇄회로기판("PCB")(150)에 부착된다. 그러나 랜드(144)를 PCB(150)에 부착하기 위해 다른 공지의 방법이 사용될 수 있다. 구조체(100)에서 랜드(144)는 비아(126)를 오버랩한다. 본 발명의 다른 실시예에서 랜드(144)는 비아(126)를 오버랩하는 대신 비아(126)와 접촉한다.
랜드(144)와 마찬가지로, 기판(120)의 하면(124) 상에는 랜드(146)가 형성된다. 구조체(100)에서, 랜드(146)는 구리일 수 있으나, 랜드(146)는 알루미늄, 몰리브덴, 텅스텐 또는 금 등의 다른 금속을 포함할 수 있다. 랜드(146)의 제조는 도 5와 관련하여 후술하기로 한다. 도 1의 구조체(100)에서, 랜드(146)는 솔더(147)에 의해 PCB(150)에 부착된다. 그러나 랜드(146)를 PCB(150)에 부착하기 위해 다른 공지의 방법이 사용될 수 있다. 구조체(100)에서 랜드(146)는 비아(130)와 오버랩된다. 본 발명의 다른 실시예에서 랜드(146)는 비아(126)와 접촉할 수 있다.
도 1에 도시된 열 스프레더(148)는 기판(120)의 하면(124) 상에 형성된다. 구조체(100)에서 열 스프레더(148)는 구리일 수 있으나, 열 스프레더(148)는 알루미늄, 몰리브덴, 텅스텐 또는 금 등의 다른 금속을 포함할 수 있다. 전형적인 구조체(100)에서 열 스프레더(148)는 솔더(147)에 의해 PCB(150)에 부착된다. 그러나 열 스프레더(148)를 PCB(150)에 부착하기 위해 다른 공지의 방법이 사용될 수 있다. 열 스프레더(148)의 제조에 대해서는 도 5와 관련하여 상세히 후술하기로 한다.
도 2A는 도 1의 영역(142)에 대응하는, 도 2B의 영역(242)의 평면도이다. 특히, 기판(220), 비아(226) 및 기판 신호 본드패드(238)는 각각 도 1의 기판(120), 비아(126) 및 기판 신호 본드패드(138)에 대응한다. 도 2A는 또한 비아홀(262)을 도시한다. 비아홀(262)은 도 2A의 1-1 라인을 따라 취한 단면도인 도 1에서는 나타나지 않는다. 그러나 비아홀(262)은 도 2B가 도 2A의 B-B선을 따라 취한 단면도이기 때문에 도 2B에는 나타난 것이다. 비아(226), 본드패드(238) 및 비아홀(262)에 대해서는 도 2B와 관련하여 후술하기로 한다.
도 2B는 도 2A의 B-B 라인을 따르는 영역(242)의 단면도이다. 그러나 도 1의 영역(142)은 도 2A의 1-1 라인을 따라 취한 단면도이다. 특히 상면(218), 기판(220), 하면(224), 비아(226), 기판 신호 본드패드(238) 및 랜드(244)는 각각 도 1의 상면(118), 기판(120), 하면(124), 비아(126), 기판 신호 본드패드(138) 및 랜드(144)에 대응한다.
도 2B에서 랜드패드의 두께(252)는 대략 12.7미크론 내지 30.0미크론이다. 비아 드릴 직경(254)은 150.0미크론일 수 있으나, 본드패드의 두께(256)는 약 12.7미크론 내지 30.0미크론일 수 있다. 비아 벽두께(258)는 약 20.0미크론일 수 있다. 비아홀 직경(260)은 약 110.0미크론일 수 있다. 도면작성의 용이화를 위해 도 1A 및 도 2B의 다양한 치수를 자로 재서 표시하지는 않았다.
비아(226)의 제조는 기판(220)에서 시작한다. 본 발명의 일실시예에서 기판(220)의 상면(218)과 하면(224)에 구리가 적층될 수 있다. 기판(220)의 상면(218)과 하면(224) 상에 적층된 구리의 두께는 예를 들어, 15.0미크론일 수 있다. 그러나 다른 금속이 기판(220)의 상면(218)과 하면(224)에 적층될 수 있다. 예를 들어, 기판(220)의 상면(218)과 하면(224)에 적층된 금속은 알루미늄, 몰리브덴, 텅스텐 또는 금일 수 있다. 다음으로, 비아 드릴 직경(254)을 갖는 비아 개구부가 미리 정해진 위치에서 기판(220)을 통해 천공된다. 기판(220)은 비아 벽두께(258)에 대응하는 비아 개구부의 내측에 구리층이 형성되도록 구리로 도금된다. 그러나 기판(220)은 다른 금속으로 도금될 수 있다. 따라서 비아(226)는 도 2A 및 도 2B에 도시된 바와 같이 비아홀 직경(262)을 갖도록 제조된다. 비아(226)를 제조하기 위한 상술한 공정은 도 1의 구조체(100)의 비아(128, 130)의 제조에 적용된다.
도 3의 구조체(300)는 간략하게 설명하면 도 3의 구조체(300)에 대응하는 도 1의 구조체(100) 등의 "단수화된(singulated)" 구조체를 달성하기 위해 기판을 다이싱하는 것을 포함하는 "소우 싱귤레이션(saw singulation)" 단계의 완료 후의 본발명의 일실시예에 따르는 전형적인 구조체의 평면도이다. 소우 싱귤레이션 단계는 도 5와 관련하여 보다 상세히 설명된 공정에서의 최종 단계 중의 하나이다. 따라서 구조체(300)는 도 1의 기판(120)에 대응하는 기판(320)을 포함한다. 그러나 도 1의 구조체(100)와는 대조적으로 구조체(300)에서는 기판 본드패드가 비아와 오버랩되는 대신에 비아와 접촉한다. 예를 들어, 기판 신호 본드패드(338)는 비아(326)와 오버랩되는 것이 아니라 접촉하는 것으로 도시되어 있다. 이것은 비아(126)와 접촉하는 것이 아니라 오버랩되고 있는 도 1의 기판 신호 본드패드(138)와는 대조적이다. 구조체(300)를 계속 설명하면, 본딩 와이어(340)의 제 1 단부는 기판 신호 본드패드(338)에 접합된다. 본딩 와이어(340)의 제 2 단부는 반도체 다이(310) 상의 반도체 다이 신호 본드패드(306)에 접합된다. 도 3에서는, 간결함을 위해 비아(326), 기판 신호 본드패드(338), 본딩 와이어(340) 및 반도체 다이 본드패드(306) 만이 도시되어 있다.
도 3의 구조체(300)의 모양은 정사각형일수도 있다. 예를 들면 단수화된 구조체(300)에서 기판(320)의 측변(384)과 측변(386)은 각각 4.0밀리미터일 수 있다. 또 다른 예로서, 또 다른 정사각형-모양의 "패키지 사이즈"는 5.0밀리미터 × 5.0밀리미터, 6.0밀리미터 × 6.0밀리미터 또는 7.0밀리미터 × 7.0밀리미터일 수도 있다. 또 다른 실시예에서, 구조체(300)의 모양은 직사각형일수도 있다. 직사각형-모양의 실시예의 "패키지 사이즈"는 3.9밀리미터 × 4.9밀리미터일 수 있다. 또 다른 예로서, 직사각형-모양의 실시예의 또 다른 "패키지 사이즈"는 4.4밀리미터 × 6.5밀리미터 또는 4.4밀리미터 × 7.8밀리미터일 수도 있다.
도 4의 구조체(400)는 "소우 싱귤레이션" 단계의 완료 후 본 발명의 일실시예에 따르는 전형적인 구조체의 저면도를 도시한 것이다. 구조체(400)는 도 1의 기판(120)에 대응하는 기판(420)으로 구성된다. 그러나, 도 1의 구조체(100)와는 대조적으로 구조체(400)에서는 랜드가 비아와 오버랩되는 대신, 비아와 접촉한다. 예를 들면 랜드(444)는 비아(426)와 접촉하는 것으로 도시된 것이지, 오버랩되는 것은 아니다. 이는 비아(126)와 접촉된 것이 아니라, 오버랩된 것으로 도시된 도 1의 랜드(144)와는 대조적인 것이다. 또한 랜드와 비아를 열 스프레더에 연결시켜주는 도 4의 트레이스(414, 430, 436 및 442)와 같은 트레이스는 도 1의 구조체(100)에서는 사용되지 않는다.
도 4에 대해 보다 상세히 설명하자면, 도 4는 기판(420)의 하면(424)을 보여준다. 랜드(412, 428, 432, 440 및 444)는 각각 비아(402, 425, 434, 438 및 426)와 접촉한다. 트레이스(414)는 비아(402)와 열 스프레더(448)를 연결시킨다. 트레이스(436)는 비아(434)와 열 스프레더(448)를 연결시킨다. 트레이스(430)는 비아(428)와 열 스프레더(448)를 연결시킨다. 트레이스(442)는 비아(440)와 열 스프레더(448)를 연결시킨다. 따라서, 비아(402, 425, 434 및 438)는 각각 트레이스(414, 430, 436 및 442)에 의해 열 스프레더(448)와 연결된다. 도 4에 도시된 전형적인 실시예에서, "랜드 피치"(445)는 예를 들어 500.0미크론일 수 있으며, "랜드 폭"(446)은 예를 들어 250.0미크론일 수 있다. 도 4에서는, 간결함을 위해, 단지 비아(402, 425, 426, 434 및 438)와 랜드(412, 428, 432, 440 및 444)만이 도시되어 있다. 또 다른 실시예에서, 도 4의 트레이스(414, 430, 436 및 442)와같은 "접지 트레이스"는 전혀 사용되지 않는다. 또한 도 4의 랜드(412, 428, 432, 및 440)는 도 4의 열 스프레더(448)와 같이 접지에 연결되어 있지 않지만, 통상의 "신호" 랜드로서 사용될 수 있다.
도 5에서, 도 1의 구조체(100)가 제조되는 공정의 일례를 도시하였다. 단계 502에서 공정이 시작된다. 단계 504에서, 비아 개구부가 구리 적층된 기판 스트립 내에 형성된다. 예를 들면 이 스트립은 18인치 × 24인치 패널형의 구리 적층 기판일 수 있다. 도 1의 기판(120)은 구리 적층 기판 스트립의 단면에 대응된다. 전형적으로 기판(100)의 다중 유니트는 구리 적층 기판을 조립한 것이다. 제조공정의 후반 단계에서 구조체(100)의 다중 조립 유니트는 개개의 유니트로 분리된다. 구리 적층 기판 내에 형성된 비아 개구부의 직경은 약 150.0미크론일 수 있다.
전형적으로 모든 비아 개구부는 멀티-다이아몬드 비트를 사용하여 즉시 천공된다. 단계 506에서, 비아 개구부의 측벽은 무전해 도금욕(electroless plating bath)에서 구리로 도금된다. 여기서 무전해 도금이란 환원성 화학욕에 의해 다양한 물질의 표면상에 구리, 니켈, 은, 금 또는 팔라듐과 같은 금속을 침전시키는 것을 포함하는 도금 방법을 말한다. 무전해 도금욕의 결과로서, 비아는 구리 적층 기판의 상면과 하면 사이에 전기적 및 열적 전도성을 제공하게 된다. 일실시예에서, 무전해 도금 공정의 완료 후, 도 2B의 비아홀 직경 (260)과 같은 비아홀 직경은 약 110.0 미크론일 수 있다.
단계 508에서, 비아 개구부는 구리로 충진된다. 이 비아 개구부에 추가적인 구리를 가하면 열 유동성을 보다 큰 단면적에 제공함으로써 비아의 열전도도를 증가시키게 된다. 또한 전기적 흐름을 보다 큰 단면적에 제공함으로써 비아의 전기 전도도를 증가시키게 된다. 본 실시예에서는, 비아 개구부가 구리로 부분적으로(또는 거의 완전히) 충진되나, 또 다른 실시예에서는 비아 개구부가 구리로 완전히 충진된다. 본 발명의 일실시예에서, 비아는 텅스텐으로 충진된다. 이 실시예에서, 텅스텐으로 충진된 비아는 바로 비아에 접합될 만큼 강하다.
단계 510에서, 기판의 상면과 하면상의 금속화 층에 전도체를 패터닝시키기 위해 마스크가 사용된다. 본 실시예에서, 금속화 층은 구리이다. 단계 512에서, 과량의 구리가 에칭 제거되며, 그 결과 기판의 상면과 하면 상에 한정된 금속 상호접속 또는 금속 트레이스 패턴(인쇄회로라고도 칭함)을 얻는다. 예를 들면, 도 4의 구조체(400)에서 하면(424)상의 패터닝된 금속 층은 다른 것들 중에 열 스프레더(448), 랜드(412, 418, 428, 432 및 440)와, 트레이스(414, 430, 436 및 442)를 포함한다.
단계 514에서, 기판의 상면과 하면에 솔더 마스크가 도포되며, 그럼으로써 기판의 상면과 하면 상에 노출된 패터닝된 구리를 커버링하게 된다. 솔더 마스크는 기판의 상면에 반도체 다이를 고착시키기 위해 사용되는 다이 어태치의 점착성을 향상시킨다. 예를 들면, 도 1의 구조체(100)에서, 솔더 마스크(113)는 기판(120)의 상면(118)에 반도체 다이(110)를 고착시키는데 있어서 다이 어태치(112)의 점착성을 향상시킨다. 또한 솔더 마스크는 기판 신호 본드패드, 기판 다운본드 영역 및 랜드의 오염을 방지한다.
단계 516에서, 솔더 마스크는 접합과 솔더링(soldering)이 일어나는 인쇄회로 영역에서 구리를 노출시키기 위해 에칭 제거된다. 예를 들면, 도 1의 기판 다운본드 영역(114), 기판 신호 본드패드(132, 138), 랜드(144, 146)와 열 스프레더(148)를 노출시키기 위해서 솔더 마스크를 에칭 제거한다. 단계 518에서, 접합과 솔더링이 일어나는 인쇄회로 영역에서 노출된 구리는 니켈 층으로 도금되고, 그 다음 이 니켈-도금된 구리의 상층에 금 층이 도금된다. 금/니켈-도금은 노출된 구리를 산화로부터 보호한다. 또한 금/니켈-도금은 도 1의 기판 신호 본드패드(132, 138)와 기판 다운본드(114)와 같은 인쇄회로의 본드패드 및 기판 다운본드 영역에서의 접합을 노출된 구리에 제공한다. 또한 금/니켈-도금은 도 1의 랜드(144, 146)와 열 스프레더(148)와 같은 인쇄회로 랜드와 열 스프레더에서의 솔더링을 노출된 구리에 제공한다.
단계 520에서, 반도체 다이는 다이 어태치 물질을 구비한 다이 어태치 패드에 부착된다. 예를 들면, 도 1의 구조체(100)에서, 반도체 다이(110)는 다이 어태치(112)를 구비한 다이 어태치 패드(111)에 부착된다. 상술한 바와 같이, 다이 어태치 패드(111)는 AUS-5 솔더 마스크일 수 있으며, 이것(즉, 다이 어태치 패드(111))은 반도체 다이(110) 바로 아래의 솔더 마스크의 세그먼트(segment)를 말한다. 다이 어태치 물질, 예를 들어 도 1에 도시되어 있는 어태치(112)는 은으로 충진된 에폭시 또는 비스말레미드를 포함할 수 있다. 일반적으로 다이 어태치 물질은 전기적으로 전도성 또는 전기적으로 절연성, 열경화성 접착제 또는 이들의 혼합물일수도 있다. 본 발명의 또 다른 실시예에서, 반도체 다이는 도 1의 지지 패드(117)와 같은 지지 패드에 직접 솔더링될 수 있다.
단계 522에서, 와이어 본딩은 도 1의 반도체 다이 신호 본드패드(104, 106)와 같은 반도체 다이 본드패드와, 도 1의 기판 신호 본드패드(132, 138)와 같은 인쇄회로 본드패드 사이에서 수행된다. 예를 들면, 도 3의 구조체(300)에서, 와이어 본딩은 반도체 다이 본드패드(306)와 기판 신호 본드패드(338) 사이에서 수행된다. 도 1의 구조체(100)에서, 신호 본딩 와이어(134, 140)와 같은 와이어 본딩에 사용되는 본딩 와이어는 금을 포함할 수 있다. 단계 524에서, 도 1의 반도체 다이(110), 신호 본딩 와이어(134), 및 다운본딩 와이어(116)와 같은 반도체 다이 및 본딩 와이어는 적합한 몰드 화합물 내에 캡슐화된다. 몰드 화합물은 후속 제작 공정 및 사용시 화학적 오염 또는 물리적 손상으로부터 보호한다. 이러한 몰드 화합물은 예를 들면 다기능 에폭시, 노보락 및 비페닐 수지 또는 이들의 혼합물 등과 같은 여러 가지 화학적 화합물을 포함한다.
단계 526에서, 구조체(100)의 다중 조립 유니트로 구성된 스트립은 개개의 유니트로 소우 싱귤레이트된다. 소우 싱귤레이션에 있어서, 구조체(100)의 개개의 조립 유니트는 구조체(100)의 다중 조립 유니트로 구성된 스트립으로부터 다이스됨으로써 다수의 구조체(100)와 같은 구조체가 얻어진다. 도 5에서 설명된 공정은 단지 도 1의 구조체(100) 제조의 한 방법이라는 것을 이해해야 할 것이다. 또한 도 5와 관련하여 기재된 각각의 단계 또는 총괄적 방법에 대한 수정 및 변경이 당해 기술분야의 숙련자에게는 가능하다는 것도 이해해야 할 것이다. 단계 528에서, 도 1의 구조체(100)가 제조되어 예시적 공정이 종료된다.
도 6의 구조체(600)는 "소우 싱귤레이션" 단계의 종료 후 본 발명의 일실시예에 따르는 예시적 구조체의 평면도를 도시한 것이다. 그러나 반도체 다이 및 본딩 와이어는 도 6에 도시되어 있지 않다. 구조체(600)는 도 1의 기판(120)에 대응하는 기판(620)을 포함한다. 그러나, 도 1의 구조체(100)와는 대조적으로, 구조체(600)에서는 기판 본드패드가 트레이스에 의해 비아와 연결되어 있다. 예를 들면, 트레이스(610)는 기판 신호 본드패드(638)와 비아(626)를 연결한다. 이에 대조적으로, 도 1의 구조체(100)에서는 본드패드가 비아와 오버랩된다. 예를 들면, 도 1에서 기판 신호 본드패드(138)는 비아(126)와 오버랩된다.
도 6은 기판(620)의 상면(618)을 보여준다. 트레이스(604)는 기판 본드패드(606)와 비아(602)를 연결한다. 상술한 바와 같이 트레이스(610)는 기판 본드패드(638)와 비아(626)를 연결한다. 트레이스(616)는 기판 본드패드(617)와 비아(614)를 연결한다. 도 6은 또한 다이 어태치 패드(611)의 평면도를 보여준다. 도 6에서는 간결함을 위해, 단지 비아(602, 626 및 614), 트레이스(604, 610 및 616), 기판 본드패드(606, 617 및 638)만이 도시되어 있음을 알아야 할 것이다.
도 6의 구조체(600)에서 비아(602)는 다이 어태치 패드(611)에 인접하여 위치한다. 비아(602)는 도 1의 구조체(100)의 지지 패드(117)와 같은 통상적인 접지접속에 연결될 수 있다. 비아(614)는 다이 어태치 패드(611)의 코너에 위치한다. 구조체(600)에서, 비아(614)는 도 1의 구조체(100)의 지지 패드(117)와 같은, 도 6에 도시되어 있지 않은 통상적인 접지접속에 연결될 수 있다. 도 6의 구조체(600)에서, 비아(626)와 같은 "주변" 비아는 전형적으로 "신호" 비아로서 기능을 한다.
상술한 바와 같이, 도 6의 구조체(600)에서, 트레이스(604, 610 및 616)는각각 기판 본드패드(606, 638 및 617)를 비아(602, 626 및 614)에 연결시킨다. 트레이스(604, 610 및 616)는 각각 서로 다른 길이를 가진다. 도 6에 나타낸 바와 같이, 기판 본드패드(606, 638 및 617)는 각각 비아(602, 626 및 614)로부터 다른 거리에 있다. 또한 트레이스(604) 및 트레이스(616)는 서로 다른 두께를 가진다. 도 6의 구조체(600)는 다양한 기판 본드패드의 사용 및 비아 위치, 트레이스 길이 및 트레이스 두께에 디자인 융통성을 부여한다.
앞서 기술한 바와 같이, 낮은 기생인자, 효과적인 방열 및 낮은 인덕턴스 및 저항 접지를 제공하면서 반도체 다이를 구조체에 내장된 안테나에 지지, 수용 및 전기적으로 접속하는 구조체에 대한 필요성이 존재한다. 도 7 내지 도 10과 관련하여 기술되는 본 발명의 실시태양은 이러한 구조체의 필요성과 일치한다.
도 7의 구조체(700)는 본 발명의 일실시예에 따르는 예시적인 안테나-내장 구조체의 평면도를 도시한 것이다. 구조체(700)는 도 1의 기판(120)에 대응하는 기판(720)을 포함한다. 그러나, 도 1의 구조체(100)와는 대조적으로, 구조체(700)는 안테나 트레이스(754 및 756)와 비아(752)를 포함한다. 그리고, 구조체(100)의 열 스프레더(148)는 원반형 모양인 반면, 구조체(700)의 열 스프레더(748)는 정사각형 고리형의 모양이다. 본 실시예에서 열 스프레더(748)는 또한 바람직하지 못한 전자기 방사선이 안테나 트레이스(754 및 756)로 도달되는 것을 막아주는 실드로서의 기능도 한다. 또한 열 스프레더(748)는 안테나 트레이스(754 및 756)로부터 방사되는 바람직하지 못한 전자기 방사선이 랜드(746)와 같은 랜드로 도달되는 것을 막아준다. 열 스프레더(748)는 본 명세서에서 "실드"로 칭해지기도 한다.
도 7에 대해 보다 상세히 설명하자면, 도 7은 기판(720)의 하면(724)을 보여준다. 랜드(744 및 746)는 각각 비아(726 및 730)와 접촉한다. 랜드(744 및 746)는 각각 도 1의 구조체(100)의 랜드(144 및 146)에 대응하며, 일반적으로 랜드(144 및 146)와 동일한 물질을 포함한다. 또한 도 7에 도시되어 있는 바와 같이, 랜드(744, 746, 758 및 760)는 기판(720)의 하면(724) 상에 형성된다. 랜드(744, 746, 758 및 760)는 구리를 포함할 수도 있고 알루미늄, 몰리브덴, 텅스텐 또는 금과 같은 기타 다른 금속을 포함할 수도 있다.
도 7에서, 비아(726, 730, 752 및 728)는 기판(720) 내부에 위치한다. 비아(726, 730 및 728)는 각각 도 1의 구조체(100)의 비아(126, 130 및 128)에 대응하며, 일반적으로 비아(126, 130 및 128)와 동일한 물질을 포함한다. 비아(726, 730, 752 및 728)는 열적으로 전도성인 물질을 포함할 수 있다. 비아(726, 730, 752 및 728)는 구리를 포함할 수 있으며, 사실 예시적 구조체(700)에서 비아(726, 730, 752 및 728)는 구리로 충진되어 있다. 그러나 비아(726, 730, 752 및 728)는 본 발명의 범위를 벗어남이 없이 기타 다른 금속으로 충진될 수도 있다. 본 발명의 또 다른 실시예에서, 비아(726, 730, 752 및 728)는 금속으로 완전히 충진되지 않을 수도 있다.
도 7에 도시된 바와 같이, 열 스프레더(748)는 기판(720)의 하면(724) 상에 형성된다. 구조체(700)에서 열 스프레더(748)는 구리를 포함할 수도 있고 알루미늄, 몰리브덴, 텅스텐 또는 금과 같은 기타 다른 금속을 포함할 수도 있다. 또한 한데 뭉뚱그려 "안테나 구조체"이라고도 칭해지는 안테나 트레이스(754 및 756)도기판(720)의 하면(724) 상에 패터닝되며, 비아(752)에 접속되어 있다. 본 발명의 실시예에서, 안테나 트레이스(754 및 756)는 "U"자형이다. 또 다른 실시예에서, 안테나 트레이스(754 및 756)는 다른 모양을 가질 수 있다. 본 발명의 일실시예에서는 "안테나 구조체"가 두 개의 안테나 트레이스, 즉 안테나 트레이스(754 및 756)를 포함할 수 있으며, 또 다른 실시예에서는 "안테나 구조체"가 단일 안테나 트레이스를 포함할 수 있다. 안테나 트레이스(754 및 756)는 구리를 포함할 수도 있고 알루미늄, 몰리브덴, 텅스텐 또는 금과 같은 기타 다른 금속을 포함할 수도 있다. 도 7에 도시된 예시적 실시예에서, 랜드 피치(745)는 예를 들어 500.0미크론일 수 있으며, 랜드 폭(747)은 예를 들어 250.0미크론일 수 있다. 도 7에서는, 간결함을 위해, 단지 비아(726, 728, 730 및 752)와 랜드(744, 746, 758 및 760)만이 도시되어 있다.
도 8의 구조체(800)는 그 저면도가 도 7의 구조체(700)로서 도시된 본 발명의 내장 안테나의 단면도를 도시한 것이다. 도 8의 구조체(800)는 도 7의 라인 8-8을 따라 취한 구조체(700)의 단면도에 대응한다. 그러나 도 1의 구조체(100)와는 대조적으로 구조체(300)에서는 랜드가 비아와 접촉되는 대신에 비아와 오버랩된다. 예를 들어, 랜드(844)는 비아(826)와 접촉되는 것이 아니라 오버랩되는 것으로 도시되어 있다. 이것은 비아(726)와 오버랩되는 것이 아니라 접촉되고 있는 도 7의 기판 랜드(744)와는 대조적이다. 구조체(800)의 기판(820)은 구조체(700)의 기판(720)에 대응한다. 구조체(800)의 비아(826 및 830) 및 비아(828)는 각각 구조체(700)의 비아(726 및 730) 및 비아(728)에 대응한다. 구조체(800)의 랜드(844 및846)는 각각 구조체(700)의 랜드(744 및 746)에 대응한다. 구조체(800)의 안테나 트레이스(854 및 856)는 각각 구조체(700)의 안테나 트레이스(754 및 756)에 대응한다. 도 8에서 구조체(800)는 PCB(850)에 부착되어 있다.
도 8을 보다 상세히 설명하자면, 도 8은 반도체 다이(810)가 다이 어태치(812)에 의해 다이 어태치 패드(811)에 부착되어 있다는 것을 보여준다. 다이 어태치 패드(811)는 도 1의 구조체(100)의 다이 어태치 패드(111)에 대응하며, 일반적으로 다이 어태치 패드(111)와 동일한 물질을 포함한다. 다이 어태치 패드(811)는 AUS-5 솔더 마스크를 포함할 수 있으며, 이것(즉, 다이 어태치 패드(811))는 반도체 다이(810) 바로 아래의 솔더 마스크의 세그먼트를 말한다. 그러나 다이 어태치 패드(811)는 솔더 마스크가 아닌 다른 물질을 포함할 수 있다. 다이 어태치 패드(811)의 두께는 예를 들어 10.0 ~ 30.0 미크론일 수 있다. 다이 어태치(812)는 도 1의 구조체(100)의 다이 어태치(112)에 대응하며, 은으로 충진된 에폭시 또는 비스말레미드를 포함할 수 있다. 일반적으로, 다이 어태치(812)는 전기적으로 전도성 또는 전기적으로 절연성, 열경화성 접착제 또는 이들의 혼합물일수도 있다. 그러나, 본 발명의 실시예에서 다이 어태치(812)는 전기적, 열적으로 전도성이다.
또한 도 8에 도시된 바와 같이, 솔더 마스크(813)는 기판(820)의 상면(818)에 도포된다. 솔더 마스크(813)는 도 1의 구조체(100)의 솔더 마스크(113)에 대응하며, 일반적으로 솔더 마스크(113)와 동일한 물질을 포함한다. 솔더 마스크(813)의 두께는 예컨대 10.0미크론 내지 30.0미크론일 수 있다. 솔더 마스크(813)는AUS-5일 수 있으나, 솔더 마스크(813)는 다른 물질을 포함할 수 있다. 솔더 마스크(815)는 기판(820)의 하면(824)에도 도포된다. 솔더 마스크(815)의 두께는 예컨대 10.0미크론 내지 30.0미크론일 수 있다. 솔더 마스크(113)도 또한 AUS-5일 수 있으나, 다른 물질을 포함할 수도 있다. 지지 패드(817)는 기판(820)의 상면(818)에 형성되며, 도 1의 구조체(100)의 지지 패드(117)에 대응한다. 일실시예에서 지지 패드(817)는 구리일 수도 있으나, 알루미늄, 몰리브덴, 텅스텐 또는 금과 같은 다른 금속을 포함할 수도 있다. 본 발명의 일실시예에서, 반도체 다이(810)는 지지 패드(817)에 직접 솔더링될 수 있다.
기판 다운본드 영역(814)은 기판(120)의 상면(118)에 형성된다. 기판 다운본드 영역(814)은 도 1의 구조체(100)의 기판 다운본드 영역(114)에 대응하며, 일반적으로 기판 다운본드 영역(114)과 동일한 물질을 포함한다. 도 8의 구조체(800)에서, 기판 다운본드 영역(814)은 니켈-도금 구리를 포함할 수 있다. 기판 다운본드 영역(814)은 상기 니켈-도금 구리 위에 금 도금층을 추가로 포함할 수 있다. 그러나 기판 다운본드 영역(814)은 알루미늄, 몰리브덴, 텅스텐 또는 금과 같은 다른 금속을 포함할 수도 있다.
또한 도 8에 도시된 바와 같이, 다운본딩 와이어(816)의 제 1 단부는 반도체 다이(810) 상의 반도체 다이 접지본드패드(808)에 접합되고, 다운본딩 와이어(816)의 제 2 단부는 기판 다운본드 영역(814)에 접합된다. 다운본딩 와이어(816)는 도 1의 구조체(100)의 다운본딩 와이어(116)에 대응하며, 일반적으로 다운본딩 와이어(116) 와 동일한 물질을 포함한다. 다운본딩 와이어(816)는 금일 수도 있으나, 알루미늄 등의 다른 금속을 포함할 수도 있다. 다운본딩 와이어(816)의 직경은 대략 30.0미크론일 수 있으나, 다른 직경을 택할 수도 있다.
도한 도 8에 도시된 바와 같이, 기판(820)은 도 1의 구조체(100)의 기판(120)에 대응하며, 일반적으로 기판(120)과 동일한 물질을 포함한다. 구조체(800)에서, 기판(820)은 폴리테트라플루오로에틸렌 등의 2층 유기 라미네이트, FR4를 기본물로 하는 라미네이트 등의 다른 유기물질, 또는 세라믹 물질을 포함할 수 있다. 도 8의 구조체(800)에서, 기판(820)의 두께는 약 200.0미크론이나, 기판(820)의 두께는 본 발명의 다른 실시예에서는 다를 수도 있다.
도 8을 계속 설명하면, 복수의 제 1 비아로 칭해지는 비아(828)와 복수의 제 2 비아로 칭해지는 비아(826)는 기판(820)내에 위치된다. 비아(826, 830 및 828)는 기판(820)의 상면(818)으로부터 하면(824)까지 연장된다. 비아(826, 830 및 828)는 각각 도 1의 구조체(100)의 비아(126, 130 및 128)에 대응하며, 일반적으로 비아(126, 130 및 128)와 동일한 물질을 포함한다. 비아(826, 830 및 828)는 열전도성 물질을 포함할 수 있다. 비아(826, 830 및 828)는 구리를 포함할 수 있으며, 사실 예시적 구조체(800)에서 비아(826, 830 및 828)는 구리로 충진된다. 그러나 비아(826, 830 및 828)는 본 발명의 범위로부터 벗어남이 없이 다른 금속으로 충진될 수 있다. 본 발명의 다른 실시예에서는, 비아(826, 830 및 828)가 금속으로 완전히 충진되지 않을 수도 있다.
도 8에 도시된 바와 같이, 신호 본딩 와이어(834)의 제 1 단부는 반도체 다이(810) 상의 반도체 다이 신호 본드패드(804)에 접합되고, 신호 본딩 와이어(834)의 제 2 단부는 기판 신호 본드패드(832)에 접합된다. 신호 본딩 와이어(834)는 도 1의 구조체(100)의 신호 본딩 와이어(134)에 대응하며, 일반적으로 신호 본딩 와이어(134)와 동일한 물질을 포함한다. 신호 본딩 와이어(834)는 금일 수도 있으나, 알루미늄 등의 다른 금속을 포함할 수도 있다. 신호 본딩 와이어(834)의 직경은 대략 30.0미크론일 수 있으나, 다른 직경을 택할 수도 있다. 또한 도 8에 도시된 바와 같이, 신호 본딩 와이어(840)의 제 1 단부는 반도체 다이(810) 상의 반도체 다이 접지본드패드(806)에 접합되고, 신호 본딩 와이어(840)의 제 2 단부는 기판 신호 본드패드(838)에 접합된다. 신호 본딩 와이어(840)는 금일 수도 있으나, 알루미늄 등의 다른 금속을 포함할 수도 있다. 신호 본딩 와이어(840)의 직경은 대략 30.0미크론일 수 있으나, 다른 직경을 택할 수도 있다.
도 8에서, 기판 신호 본드패드(832)는 기판(820)의 상면(818)에 형성된다. 신호 본딩 와이어(832)는 도 1의 구조체(100)의 신호 본딩 와이어(132)에 대응하며, 일반적으로 신호 본딩 와이어(132)와 동일한 물질을 포함한다. 구조체(800)에서, 기판 신호 본드패드(832)는 니켈-도금 구리를 포함할 수 있으며, 상기 니켈-도금 구리 위에 금 도금층을 추가로 포함할 수 있다. 그러나, 기판 신호 본드패드(832)는 알루미늄, 몰리브덴, 텅스텐 또는 금과 같은 다른 금속을 포함할 수도 있다. 도 8의 구조체(800)에서, 기판 신호 본드패드(832)는 비아(830)와 오버랩된다. 본 발명의 다른 실시예에서, 기판 신호 본드패드(832)는 비아(830)와 오버랩되는 대신 비아(830)와 접촉한다.
기판 신호 본드패드(832)와 마찬가지로, 기판 신호 본드패드(838)는기판(820)의 상면에 형성된다. 기판 신호 본드패드(838)는 도 1의 구조체(100)의 기판 신호 본드패드(138)에 대응하며, 일반적으로 기판 신호 본드패드(138)와 동일한 물질을 포함한다. 구조체(800)에서 기판 신호 본드패드(838)는 니켈-도금 구리를 포함할 수 있다. 기판 신호 본드패드(838)는 상기 니켈-도금 구리 위에 금 도금층을 더 포함할 수 있다. 그러나 기판 신호 본드패드(838)는 알루미늄, 몰리브덴, 텅스텐 또는 금과 같은 다른 금속을 포함할 수도 있다. 구조체(800)에서, 기판 신호 본드패드(838)는 비아(826)와 오버랩된다. 본 발명의 다른 실시예에서, 기판 신호 본드패드(838)는 비아(826)와 "접촉"된다.
또한 도 8에 도시된 바와 같이, 기판(820)의 하면(824) 상에는 랜드(844)가 형성된다. 랜드(844)는 도 1의 구조체(100)의 랜드(144)에 대응하며, 일반적으로 랜드(144)와 동일한 물질을 포함한다. 구조체(800)에서, 랜드(844)는 구리를 포함할 수 있으나, 랜드(844)는 알루미늄, 몰리브덴, 텅스텐 또는 금 등의 다른 금속을 포함할 수도 있다. 랜드(844)는 솔더(847)에 의해 PCB(850)에 부착된다. 그러나 랜드(844)를 PCB(850)에 부착하기 위해 다른 공지의 방법이 사용될 수 있다. 구조체(800)에서 랜드(844)는 비아(826)와 오버랩된다. 본 발명의 다른 실시예에서 랜드(844)는 비아(826)와 접촉된다.
도 8에 대해 계속 설명하자면, 랜드(846)는 기판(820)의 하면(824) 상에 형성된다. 랜드(846)는 도 1의 구조체(100)의 랜드(146)에 대응하며, 일반적으로 랜드(146)와 동일한 물질을 포함한다. 구조체(800)에서, 랜드(846)는 구리를 포함할 수 있으나, 랜드(846)는 알루미늄, 몰리브덴, 텅스텐 또는 금 등의 다른 금속을 포함할 수도 있다. 도 8의 구조체(00)에서, 랜드(846)는 솔더(851)에 의해 PCB(850)에 부착된다. 그러나 랜드(846)를 PCB(850)에 부착하기 위해 다른 공지의 방법이 사용될 수 있다. 구조체(800)에서 랜드(846)는 비아(830)와 오버랩된다. 본 발명의 다른 실시예에서 랜드(846)는 비아(830)와 "접촉"된다.
도 8은 또한 도 7의 열 스프레더(748)의 단면부(848)를 도시하고 있다. 참조의 용이성을 위해, 열 스프레더(748)의 단면부(848)를 간단히 열 스프레더(848)라고 칭한다. 도 8에 도시된 바와 같이, 열 스프레더(848)는 기판(820)의 하면(824) 상에 형성된다. 도 8의 구조체(800)에서, 열 스프레더(848)는 솔더(849)에 의해 PCB(850)에 부착된다. 그러나 열 스프레더(848)를 PCB(850)에 부착하기 위해 다른 공지의 방법이 사용될 수도 있다.
도 8은 또한 도 7의 구조체(700)의 안테나 트레이스(754 및 756)에 대응하는 안테나 트레이스 단면부(854 및 856)를 도시하고 있다. 그러나 참조의 용이성을 위해, 도 8의 안테나 트레이스 단면부(854 및 856)를 간단히 안테나 트레이스(854 및 856)라고 칭한다. 도 8은 안테나 트레이스(854 및 856)가 어떻게 양측면으로부터 열 스프레더(848)에 의해 보호되는지를 보여준다. 또한 도 8에서, 랜드(844 및 846)가 열 스프레더(848)에 의해 안테나 트레이스(854 및 856)로부터 보호되는지를 보여준다. 본 명세서에서 열 스프레더(848)는 "실드"라고도 칭한다.
도 9의 구조체(900)는 그 저면도가 도 7의 구조체(700)로서 도시된 본 발명의 내장 안테나의 또 다른 단면도를 도시한 것이다. 도 9의 구조체(900)는 도 7의 라인 9-9를 따라 취한 구조체(700)의 단면도에 대응한다. 도 8의 구조체(700)와는대조적으로 도 9에 도시된 구조체(700)의 단면도는 도 7의 비아(752)의 단면도뿐만 아니라 안테나 트레이스(754 및 756)와 열 스프레더(748)의 단면도를 보여주는 지점에서 취한 것이다. 도 8의 구조체(700)의 단면도는 비아(752)(도 7)가 위치하는 지점에서 취한 것이 아니다.
구조체(900)에서, 기판(920)은 구조체(700)의 기판(720)에 대응하며, 또한 도 8의 구조체(800)의 기판(820)에 대응한다. 비아(926)는 구조체(700)의 비아(726)에 대응하며, 또한 구조체(800)의 비아(826)에 대응한다. 비아(952)는 구조체(700)의 비아(752)에 대응한다. 랜드(944 및 946)는 각각 구조체(700)의 랜드(744 및 746)에 대응하며, 또한 도 8의 구조체(800)의 랜드(844 및 846)에 대응한다. 도 9는 또한 도 7의 열 스프레더(748)의 단면부(948)를 도시하고 있다. 참조의 용이성을 위해, 열 스프레더(748)의 단면부(948)를 간단히 열 스프레더(948)라고 칭한다.
도 9는 또한 도 7의 구조체(700)의 안테나 트레이스(754 및 756)에 대응하는 안테나 트레이스 단면부(954 및 956)를 도시하고 있다. 그러나 참조의 용이성을 위해, 도 9의 안테나 트레이스 단면부(954 및 956)를 간단히 안테나 트레이스(954 및 956)라고 칭한다. 도 8은 안테나 트레이스(954 및 956)가 어떻게 양측면으로부터 열 스프레더(948)에 의해 보호되는지를 보여준다. 또한 도 9에서, 랜드(944 및 946)가 열 스프레더(948)에 의해 안테나 트레이스(954 및 956)로부터 보호되는지를 보여준다.
도 9에서, 또 다른 구성요소에 대해 논하자면, 반도체 다이(910)는 다이 어태치(912)에 의해 다이 어태치 패드(911)에 부착된다. 반도체 다이(910), 다이 어태치 패드(911) 및 다이 어태치(912)는 각각 도 8의 구조체(800)의 반도체 다이(810), 다이 어태치 패드(811) 및 다이 어태치(812)에 대응한다. 솔더 마스크(913)는 기판(920)의 상면(918)에 도포되고, 솔더 마스크(915)는 기판(920)의 하면(924)에 도포된다. 구조체(900)의 솔더 마스크(913 및 915)는 각각 구조체(800)의 솔더 마스크(813 및 815)에 대응한다. 지지 패드(917)는 기판(920)의 상면(918)에 형성되며, 구조체(800)의 지지 패드(817)에 대응한다. 기판 다운본드 영역(914)은 기판(920)의 상면(918)에 형성되며, 구조체(800)의 기판 다운본드 영역(814)에 대응한다.
또한 도 9에 도시된 바와 같이, 다운본딩 와이어(916)의 제 1 단부는 반도체 다이(910) 상의 반도체 다이 접지본드패드(908)에 접합되고, 다운본딩 와이어(916)의 제 2 단부는 기판 다운본드 영역(914)에 접합된다. 구조체(900)의 다운본딩 와이어(916), 반도체 다이 접지본드패드(908) 및 반도체 다이(910)는 각각 도 8의 구조체(800)의 다운본딩 와이어(816), 반도체 다이 접지본드패드(808) 및 반도체 다이(810)에 대응한다. 비아(926 및 952)는 기판(920)내에 위치하며, 기판(920)의 상면(918)으로부터 하면(924)까지 연장된다.
도 9에 대해 계속 설명하자면, 신호 본딩 와이어(934)의 제 1 단부는 반도체 다이(910) 상의 반도체 다이 신호 본드패드(904)에 접합되고, 신호 본딩 와이어(934)의 제 2 단부는 기판 신호 본드패드(932)에 접합된다. 신호 본딩 와이어(940)의 제 1 단부는 반도체 다이(910) 상의 반도체 다이 신호 본드패드(906)에접합되고, 신호 본딩 와이어(940)의 제 2 단부는 기판 신호 본드패드(938)에 접합된다. 기판 신호 본드패드(932 및 938)는 기판(920)의 상면(918)에 형성된다.
또한 도 9에 도시된 바와 같이, 트레이스(919)는 기판 신호 본드패드(932) 및 비아(952)에 접합된다. 트레이스(919)는 기판(920)의 상면(918)에 형성된다. 구조체(900)에서 트레이스(919)는 구리를 포함할 수 있으나, 알루미늄, 몰리브덴, 텅스텐 또는 금 등의 다른 금속을 포함할 수도 있다. 랜드(944 및 946)는 기판(920)의 하면(924) 상에 형성된다. 도 9의 구조체(900)에서, 랜드(944 및 946)는 각각 솔더(947 및 951)에 의해 PCB(950)에 부착된다.
또한 도 9에서, 안테나 트레이스(954 및 956)는 기판(920)의 하면(924) 상에 형성되며, 비아(952)에 의해 트레이스(919)에 접합된다. 본 발명의 또 다른 실시예에서는(도면에는 도시되지 않음), 안테나 트레이스(954 및 956)가 PCB(950)에 솔더링되며, PCB(950)상의 트레이스에 의해 도 9의 랜드(944)와 같은 랜드로 이동된다. 이 실시예에서, 열 스프레더(또는 "실드")(948)의 개구부는 트레이스가 안테나 트레이스(954 및 956)로부터 랜드(944)와 같은 랜드로 이동될 수 있도록 만들어져야 한다. 또한 이 실시예에서, 안테나 트레이스(954 및 956)는 예컨대 도 9의 랜드(944), 비아(926), 기판 신호 본드패드(938) 및 신호 본딩 와이어(940)를 경유하여 반도체 다이 신호 본드패드(906)와 같은 본드패드로 접합될 수 있다.
도 10의 구조체(1000)는 그 저면도가 도 7의 구조체(700)로서, 두 개의 예시적 단면도가 도 8 및 9의 구조체(800) 및 구조체(900)로서 도시된 본 발명의 내장 안테나 실시예의 평면도를 도시한 것이다. 구조체(1000)는 기판(1020)을 포함하며,이는 도 9의 기판(920)(또는 도 8의 기판(820))에 대응한다. 그러나 9의 구조체(900) 및 도 8의 구조체(700)와는 대조적으로, 구조체(1000)에서는 기판 신호 본드패드가 비아와 오버랩되는 대신에 비아와 접촉된다. 예를 들어, 기판 신호 본드패드(1038)는 비아(1026)와 오버랩되는 것이 아니라 접촉되는 것으로 도시되어 있다. 이것은 비아(926)와 접촉되는 것이 아니라 오버랩되는 것을 보여주는 도 9의 기판 신호 본드패드(938)와는 대조적이다. 이와 마찬가지로, 이것은 비아(826)와 접촉되는 것이 아니라 오버랩되는 것을 보여주는 도 8의 기판 신호 본드패드(838)와는 대조적이다.
도 10의 구조체(1000)에서, 반도체 다이(1010)는 도 8의 구조체(800)의 반도체 다이(810)에 대응하며, 또한 도 9의 구조체(900)의 반도체 다이(910)에 대응한다. 트레이스(1019)와 비아(1026 및 1052)는 각각 구조체(900)의 트레이스(919)와 비아(926 및 952)의 평면도이다. 기판 신호 본드패드(1032 및 1038)는 각각 도 9의 구조체(900)의 기판 신호 본드패드(932 및 938)에 대응한다. 신호 본딩 와이어(1034 및 1040)는 각각 도 9의 구조체(900)의 신호 본딩 와이어(934 및 940)에 대응한다. 본 명세서에서는 간결함을 위해, 비아(1026 및 1052), 기판 신호 본드패드(1032 및 1038), 및 신호 본딩 와이어(1032 및 1040)만을 구체적으로 기술하고 있다.
도 10에 대해 계속 설명하자면, 신호 본딩 와이어(1034)의 제 1 단부는 기판 신호 본드패드(1032)에 접합되고, 신호 본딩 와이어(1034)의 제 2 단부는 반도체 다이(1010) 상의 반도체 다이 신호 본드패드(1004)에 접합된다. 신호 본딩와이어(1040)의 제 1 단부는 기판 신호 본드패드(1038)에 접합되고, 신호 본딩 와이어(1040)의 제 2 단부는 반도체 다이(1010) 상의 반도체 다이 신호 본드패드(1006)에 접합된다. 트레이스(1019)는 기판 신호 본드패드(1032) 및 비아(1052)에 접속된다. 도 10에서 점선으로 도시한 바와 같이, 비아(1052)와 트레이스(1019)의 일부는 반도체 다이(1010) 아래에 위치한다. 또한 구조체(700, 800, 900 및 1000)로서 도시된 여러 가지 도면의 본 발명의 안테나 내장 실시예는 도 5와 관련하여 기술된 것과 같은 공정 단계를 사용하여 제조되며, 그 공정 단계 자체는 여기서 반복하여 기술하지 않는다.
도 7, 도 8, 도 9 및 도 10에 도시된 본 발명의 안테나 내장 실시예에 대한 전기적 열적 특성은 본 발명의 안테나 내장 실시예의 특정적이고 전형적인 단면도로서 도 8의 구조체(800)와 관련하여 보다 상세히 설명하기로 한다. 구조체(800)에서, 다운 본딩 와이어(816)는 반도체 다이(810) 상의 반도체 다이 접지 본드패드(808)와 기판 다운본드 영역(814) 사이에 전기적 접지접속을 제공한다. 기판 다운본드 영역(814)은 반도체 다이(810)에 근접하여 위치된다. 반도체 다이(810)에 밀접하게 기판 다운본드 영역(814)을 위치시킴으로써, 구조체(800)는 반도체 다이 접지 본드패드(808)와 기판 다운본드 영역(814) 사이에 최소 길이의 전기적 접지접속을 제공한다.
지지패드(817)는 반도체 다이 접지 본드패드에 큰 공통의 접지접속을 제공함으로써 반도체 다이(810)에 대한 "접지면"으로서 기능을 한다. 따라서, 반도체 다이 접지패드(808)는 다운본딩 와이어(816)에 의해 기판 다운본드 영역(814)에 전기적으로 접속되며, 기판 다운본드 영역(814)은 지지패드(817)의 일부가 된다. 기판 다운본드 영역(814)은 지지패드(817)의 일부가 되기 때문에, 구조체(800)는 반도체 다이 접지패드(808)와 지지패드(817) 사이에 최소길이의 전기적 접지접속을 제공한다. 또한 비아(828)는 지지패드(817) 및 열 스프레더(848)에 전기적으로 접속된다. 따라서 기판 다운본드 영역(814), 지지패드(817), 비아(828) 및 열 스프레더(848)는 반도체 다이 접지패드(808)와 열 스프레더(848) 사이에 저저항, 저인덕턴스의 최소 길이의 전기적 접지 접속을 제공하도록 결합된다.
또한 도 8의 구조체(800)에서 다수의 비아(828)가 사용될 수 있다. 비아(828)는 지지패드(817)와 열 스프레더(859) 사이에 전기적으로 병렬 접속되기 때문에 이들 비아(828)는 지지패드(817)와 열 스프레더(859) 사이에 단일 비아에 의해 제공되는 저항성 및 유도성 경로보다 훨씬 낮은 저항성 및 유도성 경로를 제공한다. 따라서 도 8의 비아(828) 등과 같은 다수의 비아를 이용함으로써, 구조체(800)는 지지패드(817)와 열 스프레더(848) 사이에 저저항, 저인덕턴스의 최소길이의 전기적 접지 접속을 제공한다.
본 발명의 한가지 이점은 기판 다운본드 영역(814)이 충분한 크기를 가져 "더블본딩(double bonding)"으로 알려져 있는 과정을 거쳐 본딩 와이어(816)에 의해 생성된 기생 인덕턴스와 저항을 더욱 최소화한다는 점이다. "더블본딩"에서 2개의 다운본딩 와이어는 반도체 다이 접지 본드패드와 기판 다운본드 영역 사이에서 병렬로 접속된다. 예컨대, 구조체(800)에서 2개의 다운본딩 와이어는 도 8의 반도체 다이(810) 상의 반도체 다이 접지 본드패드(808)와 기판 다운본드 영역(814) 사이에 접속된다. 반도체 다이 접지 본드패드(808)와 기판 다운본드 영역(814) 사이의 2개의 병렬 다운본딩 와이어에 의해 발생되는 기생 인덕턴스와 저항은 단일 다운본딩 와이어에 의해 발생된 기생 인덕턴스 및 저항의 약 1/2이다.
도 8에 도시된 본 발명의 실시예에서, 기판 신호 본드패드(832 및 838)는 각각 비아(830 및 826)와 오버랩된다. 또한 랜드(846 및 844)는 각각 비아(830 및 826)와 오버랩된다. 따라서 비아(830 및 826)는 기판 신호 본드패드(832 및 838)와 랜드(846과 844) 사이에 각각 최소 길이의 전기적 접속을 제공한다. 이처럼 오버랩하는 비아(830 및 826)를 이용함으로써 구조체(800)는 기판 신호 본드패드(832 및 838)와 랜드(846 및 844) 사이에 발생된 기생 인덕턴스를 최소화한다. 즉, 비아(830 및 826)를 연결하기 위해 필요한 상호 접속선이 불필요하게 되어 그것에 의해 도입될 수 있는 기생 인덕턴스와 저항을 감축시킬 수 있게 된다.
도 8의 구조체(800)에서 보여지는 바와 같이, 본 발명의 실시예는 지지패드(817), 비아(828) 및 열 스프레더(848)에 의해 반도체 다이(810)로부터 과도한 열을 뺏어간다. 구조체(800)에서, 비아(828)는 구리 등의 열전도성 금속으로 충진될 수 있다. 비아(828)에 추가로 구리를 첨가하면 단면적이 증가한다. 따라서 열이 잘 전도될 수 있는 보다 큰 단면적을 제공하는 것으로 비아(828)의 열전도율을 증가시킨다. 구조체(800)에서, 지지패드(817)는 구리 등의 열전도성 금속일 수 있다. 또한 지지패드(817)의 보다 큰 표면적은 반도체 다이(810)에 의해 생성된 열의 전도를 위한 큰 도관을 제공한다. 마찬가지로, 안테나 트레이스(854 및 856)의 실드로서 사용될 수도 있는 열 스프레더(848)는 구리 등의 열 전도성 금속일 수 있으며, 열 스프레더(848)의 보다 큰 표면적은 비아(828)를 통해 흐르는 큰 열전도용의 도관을 제공한다. 비아(828)는 또한 지지패드(817)와 열 스프레더(848) 사이에 유효하고 "다중(multiple)"의 열접속을 제공한다. 따라서 지지패드(817), 비아(828) 및 열 스프레더(848)의 이용을 통해 구조체(800)는 반도체 다이(810)에 의해 생성된 열을 효과적으로 소모하기 위한 유효한 메커니즘을 제공한다.
도 8의 구조체(800)의 열팽창 계수(CTE)와 PCB(850)에는 그들을 조립하기 위해 사용되는 물질이 다르기 때문에 열팽창 계수의 차가 존재한다는 것에 주목해야 한다. 결국, 구조체(800)가 동작이나 환경적인 요인에 의해 가열되면, 구조체(800)는 PCB(850)와 다른 속도로 팽창한다. 구조체(800)와 PCB(850)의 팽창속도의 차는 구조체(800)와 PCB(850)를 접속하는 "솔더 조인트(solder joint)"에 대응하는 변형을 일으킨다. "솔더 조인트"는 도 8에서 PCB(850)와 각각의 랜드(844 및 846) 사이에, 각각 솔더(847 및 851)로서 칭해지는 솔더 접속부와, PCB(850)와 열 스프레더(848) 사이에, 솔더(849)로서 칭해지는 솔더 접속부를 포함한다. 그러나 열 스프레더(848)는 랜드(844 및 846)보다 크기가 훨씬 크다. 열 스프레더(848)의 비례적으로 보다 큰 크기 때문에 열 스프레더(848)는 그들의 "솔더 조인트"에 대하여 대응하는 보다 큰 전체적인 변형량을 흡수한다. 그러므로, 열 스프레더(848)는 "솔더 조인트"에 대한 보다 큰 전체적인 변형량을 흡수함으로써 구조체(800)의 물리적 신뢰성을 증가시킨다.
도 9에서 안테나 트레이스(954 및 956)는 비아(952), 트레이스(919), 기판 신호 본드패드(932) 및 신호 본딩 와이어(934)를 통하여 반도체 다이(910)상의 반도체 다이 신호 본드패드(904)와 전기적으로 접속된다. 다시 말해서, 반도체 다이(910)는 반도체 다이 신호 본드패드(904), 신호 본딩 와이어(934), 기판 신호 본드패드(932), 트레이스(919), 및 비아(952)를 경유하여 안테나 트레이스(954 및 956)에 연결되어 있다. 반도체 다이(910) 및 안테나 트레이스(954 및 956)는 지지 패드(917)에 의해 서로 실드되며, 이 지지 패드는 도 8의 비아(828)와 같은 비아(도 9에는 도시되어 있지 않음) 및 열 스프레더(948)를 경유하여 접지 접속되어 있다. 본 발명은 반도체 다이를 구조체에 내장된 안테나에 수용, 지지 및 전지적으로 접속시키는 방법 및 그 구조체를 제공한다. 더욱이 본 발명은 낮은 기생인자, 효과적인 방열 및 낮은 인덕턴스 및 저항성 접지 접속을 제공하면서, 반도체 다이에 수용, 지지 및 전지적으로 접속되는 구조체에 안테나를 내장시키는 방법 및 그 구조체를 제공한다.
본 발명의 상술한 설명으로부터 본 발명의 범위로부터 벗어나지 않고도 본 발명의 사상을 실현하기 위해 다양한 기술이 실행될 수 있음이 분명해졌다. 더욱이, 본 발명은 특정 실시예를 참고로 설명하였으나 당해 기술분야의 숙련된 기술자라면 본 발명의 사상 및 범위로부터 벗어나지 않고도 변경을 가할 수 있다는 것을 알 수 있다. 예컨대, 본 발명의 예시적인 내장 안테나 실시예에서 안테나 구조체는 기판의 하면에 패터닝되는 것으로 설명되었지만, 안테나 구조체는 기판의 상면에 패터닝될 수도 있다. 상술한 실시예는 모두 예시를 위해 고려된 것이며 제한하기 위한 것이 아니다. 본 발명은 본 명세서에 기술된 특정 실시예에 한정되는 것은 아니며, 본 발명의 범위로부터 벗어나지 않는 한도 내에서 많은 재배열, 수정, 및 대체가 가능하다.
이제까지 안테나가 내장된 무연 칩 캐리어의 구조체 및 그 제조방법에 대해서 설명하였다.

Claims (33)

  1. 상면과 하면을 갖는 기판과;
    상기 기판의 상면에 부착된 다이와;
    상기 기판에 부착된 안테나와;
    상기 기판의 상기 하면에 부착된 인쇄회로기판과;
    상기 기판 내의 제 1 비아를 구비하며,
    상기 제 1 비아는 다이 신호 본드패드와 상기 인쇄회로기판 사이에 전기적 접속을 제공하는 것을 특징으로 하는 구조체.
  2. 제 1 항에 있어서,
    상기 안테나는 상기 기판의 하면에 패터닝되며, 제 1 기판 신호 본드패드에 결합되는 것을 특징으로 하는 구조체.
  3. 제 2 항에 있어서,
    상기 다이는 반도체 다이인 것을 특징으로 하는 구조체.
  4. 제 2 항에 있어서,
    상기 기판은 유기 물질을 포함하는 것을 특징으로 하는 구조체.
  5. 제 2 항에 있어서,
    상기 기판은 세라믹 물질을 포함하는 것을 특징으로 하는 구조체.
  6. 제 2 항에 있어서,
    상기 제 1 비아는 제 2 기판 신호 본드패드와 상기 인쇄회로기판 사이에 전기적 접속을 제공하며, 상기 제 2 기판 신호 본드패드는 상기 다이 신호 본드패드에 전기적으로 접속되는 것을 특징으로 하는 구조체.
  7. 제 6 항에 있어서,
    상기 제 2 기판 신호 본드패드는 본딩 와이어에 의해 상기 다이 신호 본드패드에 전기적으로 접속되는 것을 특징으로 하는 구조체.
  8. 제 2 항에 있어서,
    상기 제 1 비아는 상기 다이 신호 본드패드와 랜드 사이에 전기적 접속을 제공하며, 상기 랜드는 상기 인쇄회로기판에 전기적으로 접속되는 것을 특징으로 하는 구조체.
  9. 제 2 항에 있어서,
    상기 제 1 비아는 제 2 기판 신호 본드패드와 랜드 사이에 전기적 접속을 제공하며, 상기 제 2 기판 신호 본드패드는 상기 다이 신호 본드패드에 전기적으로접속되고, 상기 랜드는 상기 인쇄회로기판에 전기적으로 접속되는 것을 특징으로 하는 구조체.
  10. 제 9 항에 있어서,
    상기 제 2 기판 신호 본드패드는 본딩 와이어에 의해 상기 다이 신호 본드패드에 전기적으로 접속되는 것을 특징으로 하는 구조체.
  11. 제 2 항에 있어서,
    상기 제 1 비아는 열적으로 전도성인 물질을 포함하는 것을 특징으로 하는 구조체.
  12. 제 2 항에 있어서,
    상기 안테나는 상기 구조체 내에서 제 2 비아에 의해 상기 제 1 기판 신호 본드패드에 연결되는 것을 특징으로 하는 구조체.
  13. 제 2 항에 있어서,
    상기 기판의 하면에 부착된 열 스프레더를 추가로 구비하는 것을 특징으로 하는 구조체.
  14. 제 13 항에 있어서,
    상기 열 스프레더는 상기 안테나를 위한 실드인 것을 특징으로 하는 구조체.
  15. 제 14 항에 있어서,
    상기 안테나는 상기 구조체 내에서 제 2 비아에 의해 상기 기판 신호 본드패드에 연결되는 것을 특징으로 하는 구조체.
  16. 제 1 항에 있어서,
    상기 안테나는 상기 기판의 상면에 패터닝되는 것을 특징으로 하는 구조체.
  17. 다이를 수용하기 위한 구조체의 제조방법에 있어서,
    기판에 제 1 홀을 형성하는 단계와;
    상기 제 1 홀에 금속을 충진하여 제 1 비아를 형성하는 단계와;
    상기 기판의 상면 상의 지지패드를 패터닝하고, 상기 기판의 하면의 열 스프레더를 패터닝하는 단계를 포함하며,
    상기 제 1 비아는 상기 열 스프레더와 상기 지지패드 사이에 전기적 접속을 제공하고, 상기 지지패드는 상기 다이를 수용하기에 적합한 것을 특징으로 하는 제조방법.
  18. 제 17 항에 있어서,
    상기 부착 단계는 상기 안테나를 상기 기판의 하면에 패터닝하는 단계를 포함하며, 상기 안테나는 제 1 기판 신호 본드패드에 결합되는 것을 특징으로 하는 제조방법.
  19. 제 18 항에 있어서,
    상기 다이는 반도체 다이인 것을 특징으로 하는 제조방법.
  20. 제 18 항에 있어서,
    상기 기판은 유기 물질을 포함하는 것을 특징으로 하는 제조방법.
  21. 제 18 항에 있어서,
    상기 기판은 세라믹 물질을 포함하는 것을 특징으로 하는 제조방법.
  22. 제 18 항에 있어서,
    인쇄회로기판에 상기 기판의 하면을 부착시키는 단계를 추가로 포함하는 것을 특징으로 하는 제조방법.
  23. 제 22 항에 있어서,
    상기 제 1 비아는 제 2 기판 신호 본드패드와 상기 인쇄회로기판 사이에 전기적 접속을 제공하며, 상기 제 2 기판 신호 본드패드는 다이 신호 본드패드에 전기적으로 접속되는 것을 특징으로 하는 제조방법.
  24. 제 23 항에 있어서,
    상기 제 2 기판 신호 본드패드는 본딩 와이어에 의해 상기 다이 신호 본드패드에 전기적으로 접속되는 것을 특징으로 하는 제조방법.
  25. 제 22 항에 있어서,
    상기 제 1 비아는 다이 신호 본드패드와 랜드 사이에 전기적 접속을 제공하며, 상기 랜드는 상기 인쇄회로기판에 전기적으로 접속되는 것을 특징으로 하는 제조방법.
  26. 제 22 항에 있어서,
    상기 제 1 비아는 제 2 기판 신호 본드패드와 랜드 사이에 전기적 접속을 제공하며, 상기 제 2 기판 신호 본드패드는 다이 신호 본드패드에 전기적으로 접속되고, 상기 랜드는 상기 인쇄회로기판에 전기적으로 접속되는 것을 특징으로 하는 제조방법.
  27. 제 26 항에 있어서,
    상기 제 2 기판 신호 본드패드는 본딩 와이어에 의해 상기 다이 신호 본드패드에 전기적으로 접속되는 것을 특징으로 하는 제조방법.
  28. 제 18 항에 있어서,
    상기 제 1 비아는 열적으로 전도성인 물질을 포함하는 것을 특징으로 하는 제조방법.
  29. 제 18 항에 있어서,
    상기 안테나는 상기 구조체 내에서 제 2 비아에 의해 상기 제 1 기판 신호 본드패드에 연결되는 것을 특징으로 하는 제조방법.
  30. 제 17 항에 있어서,
    상기 열 스프레더는 상기 안테나를 위한 실드인 것을 특징으로 하는 제조방법.
  31. 제 30 항에 있어서,
    상기 부착 단계는 상기 기판 하면상의 상기 안테나를 패터닝하는 단계를 포함하며, 상기 안테나는 제 1 기판 신호 본드패드에 연결되는 것을 특징으로 하는 제조방법.
  32. 제 31 항에 있어서,
    상기 안테나는 상기 기판 내의 제 2 비아에 의해 상기 제 1 기판 신호 본드패드에 결합되는 것을 특징으로 하는 제조방법.
  33. 제 17 항에 있어서,
    상기 부착단계는 상기 기판의 상면 상의 상기 안테나를 패터닝하는 단계를 포함하는 것을 특징으로 하는 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080098336A (ko) * 2007-05-04 2008-11-07 스태츠 칩팩 엘티디 쏘우 스티리트상의 관통-홀 비어 다이를 사용하는패키지-인-패키지 장치 및 제조 방법
KR101452548B1 (ko) * 2007-06-20 2014-10-21 스카이워크스 솔루션즈, 인코포레이티드 후면 수동 디바이스 집적을 이용하는 반도체 다이
US9177848B2 (en) 2007-05-04 2015-11-03 Stats Chippac, Ltd. Semiconductor wafer having through-hole vias on saw streets with backside redistribution layer
US9847253B2 (en) 2007-05-04 2017-12-19 STATS ChipPAC Pte. Ltd. Package-on-package using through-hole via die on saw streets

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5914613A (en) 1996-08-08 1999-06-22 Cascade Microtech, Inc. Membrane probing system with local contact scrub
US6256882B1 (en) 1998-07-14 2001-07-10 Cascade Microtech, Inc. Membrane probing system
US6914423B2 (en) 2000-09-05 2005-07-05 Cascade Microtech, Inc. Probe station
US6965226B2 (en) 2000-09-05 2005-11-15 Cascade Microtech, Inc. Chuck for holding a device under test
DE20114544U1 (de) 2000-12-04 2002-02-21 Cascade Microtech Inc Wafersonde
TW575949B (en) * 2001-02-06 2004-02-11 Hitachi Ltd Mixed integrated circuit device, its manufacturing method and electronic apparatus
US20040217472A1 (en) * 2001-02-16 2004-11-04 Integral Technologies, Inc. Low cost chip carrier with integrated antenna, heat sink, or EMI shielding functions manufactured from conductive loaded resin-based materials
WO2002073938A1 (en) * 2001-03-12 2002-09-19 Conexant Systems, Inc. Method and apparatus for multipath signal detection, identification, and monitoring for wideband code division multiple access systems
WO2003052435A1 (en) 2001-08-21 2003-06-26 Cascade Microtech, Inc. Membrane probing system
US6818985B1 (en) * 2001-12-22 2004-11-16 Skyworks Solutions, Inc. Embedded antenna and semiconductor die on a substrate in a laminate package
US7346135B1 (en) 2002-02-13 2008-03-18 Marvell International, Ltd. Compensation for residual frequency offset, phase noise and sampling phase offset in wireless networks
US7754976B2 (en) * 2002-04-15 2010-07-13 Hamilton Sundstrand Corporation Compact circuit carrier package
US7015585B2 (en) * 2002-12-18 2006-03-21 Freescale Semiconductor, Inc. Packaged integrated circuit having wire bonds and method therefor
US7492172B2 (en) 2003-05-23 2009-02-17 Cascade Microtech, Inc. Chuck for holding a device under test
US7057404B2 (en) 2003-05-23 2006-06-06 Sharp Laboratories Of America, Inc. Shielded probe for testing a device under test
US7042098B2 (en) * 2003-07-07 2006-05-09 Freescale Semiconductor,Inc Bonding pad for a packaged integrated circuit
US6956286B2 (en) * 2003-08-05 2005-10-18 International Business Machines Corporation Integrated circuit package with overlapping bond fingers
US7250626B2 (en) 2003-10-22 2007-07-31 Cascade Microtech, Inc. Probe testing structure
US7122891B2 (en) * 2003-12-23 2006-10-17 Intel Corporation Ceramic embedded wireless antenna
US7427868B2 (en) 2003-12-24 2008-09-23 Cascade Microtech, Inc. Active wafer probe
US7187188B2 (en) 2003-12-24 2007-03-06 Cascade Microtech, Inc. Chuck with integrated wafer support
US20050253616A1 (en) * 2004-04-30 2005-11-17 Parker Kenneth P Method and apparatus for testing and diagnosing electrical paths through area array integrated circuits
US7109587B1 (en) 2004-05-25 2006-09-19 National Semiconductor Corporation Apparatus and method for enhanced thermal conductivity packages for high powered semiconductor devices
US7868832B2 (en) * 2004-06-10 2011-01-11 Galtronics Corporation Ltd. Three dimensional antennas formed using wet conductive materials and methods for production
TWI253161B (en) * 2004-09-10 2006-04-11 Via Tech Inc Chip carrier and chip package structure thereof
JP2008512680A (ja) 2004-09-13 2008-04-24 カスケード マイクロテック インコーポレイテッド 両面プロービング構造体
TWI388042B (zh) * 2004-11-04 2013-03-01 Taiwan Semiconductor Mfg 基於奈米管基板之積體電路
US7515106B2 (en) * 2004-12-29 2009-04-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Non-resonant antennas embedded in wireless peripherals
US7535247B2 (en) 2005-01-31 2009-05-19 Cascade Microtech, Inc. Interface for testing semiconductors
US7656172B2 (en) 2005-01-31 2010-02-02 Cascade Microtech, Inc. System for testing semiconductors
US20060208365A1 (en) * 2005-03-17 2006-09-21 Chipmos Technologies Inc. Flip-chip-on-film package structure
US7545662B2 (en) * 2005-03-25 2009-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for magnetic shielding in semiconductor integrated circuit
US20060220167A1 (en) * 2005-03-31 2006-10-05 Intel Corporation IC package with prefabricated film capacitor
US20060276157A1 (en) * 2005-06-03 2006-12-07 Chen Zhi N Apparatus and methods for packaging antennas with integrated circuit chips for millimeter wave applications
US20060285480A1 (en) * 2005-06-21 2006-12-21 Janofsky Eric B Wireless local area network communications module and integrated chip package
US20060289976A1 (en) * 2005-06-23 2006-12-28 Intel Corporation Pre-patterned thin film capacitor and method for embedding same in a package substrate
EP1764866A1 (en) 2005-09-15 2007-03-21 Infineon Tehnologies AG Miniaturized integrated monopole antenna
US7728437B2 (en) * 2005-11-23 2010-06-01 Fairchild Korea Semiconductor, Ltd. Semiconductor package form within an encapsulation
US7518221B2 (en) * 2006-01-26 2009-04-14 International Business Machines Corporation Apparatus and methods for packaging integrated circuit chips with antennas formed from package lead wires
TWI449137B (zh) * 2006-03-23 2014-08-11 Ceramtec Ag 構件或電路用的攜帶體
US7764072B2 (en) 2006-06-12 2010-07-27 Cascade Microtech, Inc. Differential signal probing system
US7723999B2 (en) 2006-06-12 2010-05-25 Cascade Microtech, Inc. Calibration structures for differential signal probing
US7403028B2 (en) 2006-06-12 2008-07-22 Cascade Microtech, Inc. Test structure and probe for differential signals
KR20090122965A (ko) * 2007-02-23 2009-12-01 스카이워크스 솔루션즈, 인코포레이티드 저손실, 저고조파 및 향상된 선형성 성능을 가진 고주파 스위치
US7876114B2 (en) 2007-08-08 2011-01-25 Cascade Microtech, Inc. Differential waveguide probe
SG10201505279RA (en) * 2008-07-18 2015-10-29 Utac Headquarters Pte Ltd Packaging structural member
US7888957B2 (en) 2008-10-06 2011-02-15 Cascade Microtech, Inc. Probing apparatus with impedance optimized interface
WO2010059247A2 (en) 2008-11-21 2010-05-27 Cascade Microtech, Inc. Replaceable coupon for a probing apparatus
US8319503B2 (en) 2008-11-24 2012-11-27 Cascade Microtech, Inc. Test apparatus for measuring a characteristic of a device under test
US8008754B2 (en) 2008-12-10 2011-08-30 Hynix Semiconductor Inc. Semiconductor package having an antenna with reduced area and method for fabricating the same
KR101053544B1 (ko) 2008-12-10 2011-08-03 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US20110048775A1 (en) * 2009-08-31 2011-03-03 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
CN101801163A (zh) * 2010-02-25 2010-08-11 中兴通讯股份有限公司 一种无线通讯模块
US8411444B2 (en) * 2010-09-15 2013-04-02 International Business Machines Corporation Thermal interface material application for integrated circuit cooling
US8618677B2 (en) * 2012-04-06 2013-12-31 Advanced Semiconductor Engineering, Inc. Wirebonded semiconductor package
US8978247B2 (en) * 2012-05-22 2015-03-17 Invensas Corporation TSV fabrication using a removable handling structure
JP6068175B2 (ja) * 2013-02-12 2017-01-25 新光電気工業株式会社 配線基板、発光装置、配線基板の製造方法及び発光装置の製造方法
US9554453B2 (en) * 2013-02-26 2017-01-24 Mediatek Inc. Printed circuit board structure with heat dissipation function
JP6013960B2 (ja) * 2013-03-28 2016-10-25 京セラ株式会社 配線基板
US10109584B2 (en) * 2014-09-02 2018-10-23 Qualcomm Incorporated Patterned grounds and methods of forming the same
US9706639B2 (en) * 2015-06-18 2017-07-11 Samsung Electro-Mechanics Co., Ltd. Circuit board and method of manufacturing the same
US10141182B1 (en) * 2017-11-13 2018-11-27 Nxp Usa, Inc. Microelectronic systems containing embedded heat dissipation structures and methods for the fabrication thereof
US20190221502A1 (en) * 2018-01-17 2019-07-18 Microchip Technology Incorporated Down Bond in Semiconductor Devices
US11201119B2 (en) 2018-06-06 2021-12-14 At&S Austria Technologie & Systemtechnik Aktiengesellschaft RF functionality and electromagnetic radiation shielding in a component carrier
US11456227B2 (en) * 2019-12-17 2022-09-27 Nxp Usa, Inc. Topside heatsinking antenna launcher for an integrated circuit package

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097089A (en) 1998-01-28 2000-08-01 Mitsubishi Gas Chemical Company, Inc. Semiconductor plastic package, metal plate for said package, and method of producing copper-clad board for said package
JP2660295B2 (ja) 1988-08-24 1997-10-08 イビデン株式会社 電子部品搭載用基板
US5506755A (en) 1992-03-11 1996-04-09 Kabushiki Kaisha Toshiba Multi-layer substrate
EP0621653B1 (en) * 1993-04-23 1999-12-29 Murata Manufacturing Co., Ltd. Surface-mountable antenna unit
US5741729A (en) 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
US5567654A (en) 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
US5646826A (en) 1995-01-26 1997-07-08 Northern Telecom Limited Printed circuit board and heat sink arrangement
US5814889A (en) 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
JPH0955459A (ja) 1995-06-06 1997-02-25 Seiko Epson Corp 半導体装置
JP3378435B2 (ja) * 1995-09-29 2003-02-17 株式会社東芝 超高周波帯無線通信装置
JPH09153679A (ja) 1995-11-30 1997-06-10 Kyocera Corp 積層ガラスセラミック回路基板
US5721454A (en) 1995-12-20 1998-02-24 Intel Corporation Integrated circuit package with a plurality of vias that are electrically connected to an internal ground plane and thermally connected to an external heat slug
JPH1079623A (ja) * 1996-09-02 1998-03-24 Olympus Optical Co Ltd アンテナ素子を内蔵する半導体モジュール
JPH10313071A (ja) 1997-05-09 1998-11-24 Sony Corp 電子部品及び配線基板装置
JP3650689B2 (ja) 1997-05-28 2005-05-25 三菱電機株式会社 半導体装置
US5808873A (en) 1997-05-30 1998-09-15 Motorola, Inc. Electronic component assembly having an encapsulation material and method of forming the same
DE19736962B4 (de) 1997-08-25 2009-08-06 Robert Bosch Gmbh Anordnung, umfassend ein Trägersubstrat für Leistungsbauelemente und einen Kühlkörper sowie Verfahren zur Herstellung derselben
TW430959B (en) 1998-04-22 2001-04-21 World Wiser Electronics Inc Thermal enhanced structure of printed circuit board
JP3147087B2 (ja) 1998-06-17 2001-03-19 日本電気株式会社 積層型半導体装置放熱構造
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6373447B1 (en) * 1998-12-28 2002-04-16 Kawasaki Steel Corporation On-chip antenna, and systems utilizing same
FR2788646B1 (fr) * 1999-01-19 2007-02-09 Bull Cp8 Carte a puce munie d'une antenne en boucle, et micromodule associe
US6265771B1 (en) 1999-01-27 2001-07-24 International Business Machines Corporation Dual chip with heat sink
US6377464B1 (en) * 1999-01-29 2002-04-23 Conexant Systems, Inc. Multiple chip module with integrated RF capabilities
US6075700A (en) 1999-02-02 2000-06-13 Compaq Computer Corporation Method and system for controlling radio frequency radiation in microelectronic packages using heat dissipation structures
US6191477B1 (en) * 1999-02-17 2001-02-20 Conexant Systems, Inc. Leadless chip carrier design and structure
US6421013B1 (en) * 1999-10-04 2002-07-16 Amerasia International Technology, Inc. Tamper-resistant wireless article including an antenna

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080098336A (ko) * 2007-05-04 2008-11-07 스태츠 칩팩 엘티디 쏘우 스티리트상의 관통-홀 비어 다이를 사용하는패키지-인-패키지 장치 및 제조 방법
US9177848B2 (en) 2007-05-04 2015-11-03 Stats Chippac, Ltd. Semiconductor wafer having through-hole vias on saw streets with backside redistribution layer
US9524938B2 (en) 2007-05-04 2016-12-20 STATS ChipPAC Pte. Ltd. Package-in-package using through-hole via die on saw streets
US9847253B2 (en) 2007-05-04 2017-12-19 STATS ChipPAC Pte. Ltd. Package-on-package using through-hole via die on saw streets
KR101452548B1 (ko) * 2007-06-20 2014-10-21 스카이워크스 솔루션즈, 인코포레이티드 후면 수동 디바이스 집적을 이용하는 반도체 다이

Also Published As

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