JP3650689B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に主として携帯電話等の機器に使用される高周波増幅モジュールの構造に関する。
【０００２】
【従来の技術】
従来、高周波高出力モジュールでは図６及び図７に示されるように、銅をベースにしたチップキャリア１０にＦＥＴチップ（半導体チップ）１１を実装し、これを厚膜回路基板１２にリード１３を介して実装し、更に放熱を良くするため、それらを金属製ヒートシンク用フィン１４に半田１５で接合した構造が一般的に知られている。
【０００３】
他方、最近の機器の小型化に伴い、モジュールについても小型化も要求される傾向にある。そこで、ヒートシンク用フィン１４を使用しない構造が提案されている。しかし、従来は厚膜回路基板１２にアルミナセラミックス基板が使用されているので、熱抵抗が大きく、ヒートシンク用フィン１４を用いずにそのまま使用することはできないという問題があった。
【０００４】
その対策として、窒化アルミニウム基板等、高熱伝導性セラミックス基板を用いることが提案されるが、高熱伝導性セラミックス基板は割れやすく、又技術的に厚膜回路が形成し難い。
【０００５】
また、特開平６−１３４９１号公報では放熱を十分に行うために、ダイパッド面積の５〜２０％を占める複数の柱状サーマルビアをダイパッドから基板を通して下方ヒートシンクに導く方法が提案されている。さらに、特開平８−９７３３６号公報でも複数のサーマルビアおよび伝熱板を介して上方キャップから放熱する方法が提案されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記セラミックス基板とサーマルビアを形成する充填金属との間には熱膨張係数の差が３倍以上あるため、サーマルビアの熱抵抗特性上、半導体チップを搭載すべき部位の下方のセラミックス基板に貫通を設けてその下方に設けられるヒートシンクに接続するサーマルビアには半導体チップの占有面積の７０％以上の大口径穴が必要であることがわかった。そのため、図４及び図５に示されるように、アルミナセラミックス基板２０の半導体チップ２８直下に金属材料を充填した大口径のサーマルビア部２３を設けた構造が提案される。
【０００７】
即ち、アルミナセラミックス基板２０には角型の穴２１があけられ、その中に銀系や銅系等、高熱伝導性の金属ペースト２２が充填され、焼成されてサーマルビア部２３が形成されている。また、アルミナセラミックス基板２０の表面及び裏面には銀系や銅系等の配線用厚膜金属２４、２５、２６、２７が印刷により形成されている。ここで、２４はソース電極、２５はゲート電極、２６はドレイン電極、２７は裏面電極で、各々１０μｍ前後の厚さに形成されている。また、アルミナセラミックス基板２０のサーマルビア部２３の直上にはＦＥＴチップ２８がＡｕ系半田２９でダイボンドされ、金線３１でアルミナセラミックス基板２０上の配線用厚膜金属２４、２５、２６、２７に結線されている。
【０００８】
しかし、かかる構造では、サーマルビア部２３とアルミナセラミックス基板２０との間の境界を越えてＦＥＴチップ２８が実装されると、サーマルビア部２３の充填金属材料２２とアルミナセラミックス基板２０との間の熱膨張の差に起因してＦＥＴチップ２８の境界上の部位に大きな応力が作用し、図５に示されるように、クラック３１が発生するという問題が新たに発生した。
【０００９】
本発明は、かかる問題点に鑑み、熱抵抗が小さく、しかも半導体チップが割れないようにした安価な半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
そこで、本発明に係る半導体装置は、セラミックス基板の少なくとも表面に配線用厚膜回路を形成するとともに、半導体チップを搭載し、該半導体チップと配線用厚膜回路とを結線してなる半導体装置において、
上記セラミックス基板の半導体チップを搭載すべき部位には半導体チップの占有面積の７０％以上の大口径穴が形成され、該穴内には高熱伝導性の充填材料が充填されて上記半導体チップの熱を放熱する大口径サーマルビア部が構成され、さらに、上記穴は、上部が口径外方に広がる形状をなす熱応力緩和部を有することを特徴とする。
【００１１】
本発明の特徴の１つは少なくとも上部が径方向の外方になるに従って浅くなるような形状のサーマルビア部を設けるようにした点にある。これにより、半導体チップの熱を確実に放熱できるとともに、サーマルビア部が径方向外方になるに従って浅くなっているので、サーマルビア部表面が境界部位で急激に膨張することはなく、周囲のセラミックス基板からほぼ連続した表面膨張となり、半導体チップには大きな応力が作用せず、半導体チップの割れが発生することはない。また、サーマルビア部の穴形状を工夫しただけであるので、コスト高を招来することもない。
【００１２】
セラミックス基板の材質は特に限定されないが、厚膜回路の形成が容易な材質、例えばアルミナセラミックス等を用いるのがよい。サーマルビア部の穴は底面から径方向の外方になる従って浅くなるような断面形状としてもよいが、少なくとも上部、即ち穴の深さ方向の途中から径方向の外方になる従って浅くなるような断面形状とすれば、所望の熱膨張の連続性を確保することができる。その上部の具体的形状はテーパー状又はアール状を採用できるが、熱膨張の連続性を確保できれば他の形状としてもよい。
【００１３】
サーマルビア部の大きさは熱抵抗特性に密接に関係し、サーマルビア部の穴はの底部面積を半導体チップの占有面積の約７０％以上とすることが望ましい。サールマビア部の穴の形状は特に限定されないが、半導体チップの搭載作業性を考慮すると、一般的な半導体チップの形状に相応する角穴とするのがよい。
【００１４】
また、サーマルビア部の表面面積は半導体チップへの応力に密接に関係し、表面積が半導体チップに比して小さいと、サーマルビア部表面の熱膨張はセラミックス基板とはほぼ連続しているが、中央に向けて急に増大し、半導体チップへの影響が懸念される。そこで、穴の少なくとも上部が径方向の外方になるに従って浅くなりかつ半導体チップの占有面積を越える表面面積を有する形状に形成するのが好ましい。
【００１５】
また、上記ではサーマルビア部の穴の断面形状を工夫することによって半導体チップへの応力集中に対応しているが、半導体チップの下側に応力緩和層を設け、サーマルビア部とセラミックス基板との間の境界部位における熱膨張差に起因して半導体チップに作用する応力集中を緩和するようにしてもよい。
【００１６】
即ち、本発明に係る半導体装置は、セラミックス基板の少なくとも表面に配線用厚膜を形成するとともに、半導体チップを搭載し、該半導体チップと配線用厚膜とを結線してなる半導体装置において、上記セラミックス基板の半導体チップを搭載すべき部位には穴が形成され、該穴内には高熱伝導性の充填材料が充填されて上記半導体チップの熱を放熱するサーマルビア部が構成される一方、上記セラミックス基板及びサーマルビア部の上には上記半導体チップの占有面積よりも大きな面積を有しかつ上記セラミックス基板とサーマルビア部との間の境界部位における表面の熱膨張差による応力を緩和する応力緩和層が形成されていることを特徴とする。
【００１７】
本発明の特徴の１つは半導体チップの下側に応力緩和層を設けて半導体チップに作用する集中応力を緩和するようにした点にある。これにより、サーマルビア部によって半導体チップの熱を確実に放熱できるとともに、サーマルビア部表面が境界部位で急激に膨張してもそれに起因する大きな応力を応力緩和層が緩和するので、半導体チップには大きな応力が作用せず、半導体チップの割れが発生することはない。また、応力緩和層を設けるだけであるので、コスト高を招来することもない。
【００１８】
応力緩和層の材質はその応力緩和機能を確保する上で、十分な強度を有するものであればよく、例えばメタライズ層を採用できる。この応力緩和層は１層でもよいが、集中応力を確実に緩和する上で、複数積層してもよい。
【００１９】
【発明の実施の形態】
以下、本発明を図面に示す具体例に基づいて詳細に説明する。
実施の形態１．
図１及び図２は本発明の好ましい実施形態における半導体チップ周辺を示す平面図及び断面図であり、これは放熱フィンを使用しない高周波高出力モジュール（Ｈ／Ｐモジュール）に適用した例である。図において、アルミナセラミックス基板２０にはＦＥＴチップ（半導体チップ）２８の搭載すべき部位にＦＥＴチップ２８の形状に相応する角型の穴２１があけられ、該穴２１の上部は径方向の外方になるに従って浅くなるようなテーパー面３２に形成されている。
【００２０】
この穴２１の底部面積は熱抵抗特性上、ＦＥＴチップ２８の占有面積の７０％以上に、穴２１の表面側の面積はＦＥＴチップ２８の占有面積よりも大きく設定されている。この穴２１内には銀系又は銅系等の金属ペースト（高熱伝導性の充填材料）２２が充填されて焼成され、ＦＥＴチップ２８の熱を放熱するサーマルビア部２３が構成されている。
【００２１】
アルミナセラミックス基板２０の表面及び裏面には銀系又は銅系の配線用厚膜金属が印刷され、配線用厚膜回路である厚さ１０μｍ前後のソース電極２４、ゲート電極２５、ドレイン電極２６及び裏面電極２７が形成されている。アルミナセラミックス基板２０のサーマルビア部２３上にはＦＥＴチップ２８が載置されてＡｕ系半田２９でダイボンドされ、ＦＥＴチップ２８とアルミナセラミックス基板２０上の各電極２４、２５、２６とが金線３０で結線されている。
【００２２】
ＦＥＴチップ２８が位置ずれし、サーマルビア部２３とアルミナセラミックス基板２０の境界にダイボンドされた場合、サーマルビア部２３の充填金属材料２２とアルミナセラミックスの熱膨張係数の差は約３倍あるので、ＦＥＴチップ２３の境界上の部位には引っ張り応力が加わり、図５のようにクラック３１が発生するおそれがある。
【００２３】
これに対し、本実施の形態ではサーマルビア部２３の表面側部分をテーパー面３２に形成しているので、サーマルビア部２３の表面の膨張は中央側から境界に向かうほど小さく、アルミナセラミックス基板２０とほぼ連続したものとなる。その結果、両者の境界上に発生する応力は小さく、ＦＥＴチップ２８には従来のような大きな集中応力は作用せず、割れが発生することはない。
【００２４】
アルミナセラミックス基板２０の厚さを０．６３５ｍｍ、サーマルビア部２３の底部面積を１ｍｍ2とした場合、テーパー面３２の深さを１５μｍ、横方向寸法を１５μｍとすると、ＦＥＴチップ２３への応力を約２０％低減できることが確認された。また、テーパー面３２の深さは深い方が効果が大きいことが分かった。
【００２５】
実施の形態２．
図３は本発明の他の実施形態を示す。図において図１及び図２と同一符号は同一又は相当部分を示す。本例ではＦＥＴチップ２８のダイボンド部２９の直下に厚さ約１０μｍのメタライズ層（応力緩和層）３３が更に１層重ねられている。このメタライズ層３３は厚膜ペーストをＦＥＴチップ２８の占有面積よりも大きな面積に印刷することにより形成されている。
【００２６】
サーマルビア部２３にはアルミナセラミックス基板２０の境界部位において両者の熱膨張係数の差に起因して急激な表面膨張が発生するが、従来構造に見られる配線用厚膜金属２４に加え、さらにメタライズ層３３を設けているので、サーマルビア部２３の境界部位における大きな応力は配線用厚膜金属２４及びメタライズ層３３によって緩和され、ＦＥＴチップ２８にはほとんど影響しない。
【００２７】
本例のＨ／Ｐモジュールでは１０μｍのソース電極２４に加え、１０μｍのメタライズ層３３を形成することにより、ＦＥＴチップ２８に発生する最大主応力を約２５％減少できることが分かった。
【００２８】
【発明の効果】
本発明によれば、大口径のサーマルビア部を設け、その口部が拡大されているので、サーマルビア部から基板へと熱膨張率がほぼ連続して変化するので、サーマルビア部と基板との熱膨張率差によって生ずる応力集中を分散させ、サーマルビア部上に搭載される半導体チップのクラック発生を有効に防止でき、しかも熱を確実に放熱できる結果、モジュールの小型化が容易に実現でき、機器の小型化に対応できる。
【００２９】
また、サーマルビア部の口部の拡大によりその領域に半導体チップを確実に搭載でき、基板との境界部に半導体チップが搭載されることがなく、クラック発生を確実に防止することができる。
【００３０】
また、サーマルビア部の穴形状を工夫することに代え、半導体チップの下側に応力緩和層を設けるようにしたので、半導体チップに作用する集中応力を緩和することができる。その結果、いずれの場合にも半導体チップには大きな応力が作用せず、半導体チップに割れが発生するのを防止できる。
【００３１】
さらに、サーマルビアの形状を工夫するか、応力緩和層を設けるだけであるので、コスト高を招来することもない。
【図面の簡単な説明】
【図１】 本発明に係る半導体装置の好ましい実施形態におけるＦＥＴチップ周辺を示す平面図である。
【図２】 図１の要部拡大断面図である。
【図３】 第２の実施形態を示す要部拡大断面図である。
【図４】 発明が解決しようとする課題を説明するための平面図である。
【図５】 図４の断面図である。
【図６】 従来の高周波高出力モジュールを示す平面図である。
【図７】 図５の断面図である。
【符号の説明】
２０ アルミナセラミックス基板、２１ 穴、２２ 充填金属材料（高熱伝導性材料）、２３ サーマルビア部、２４、２５、２６、２７ 配線用厚膜回路、２８ ＦＥＴチップ（半導体チップ）、２９ ボンディング部、３０ 結線、３１ クラック、３２ テーパー面、３３ メタライズ層（応力緩和層）。
【発明の属する技術分野】
本発明は半導体装置に関し、特に主として携帯電話等の機器に使用される高周波増幅モジュールの構造に関する。
【０００２】
【従来の技術】
従来、高周波高出力モジュールでは図６及び図７に示されるように、銅をベースにしたチップキャリア１０にＦＥＴチップ（半導体チップ）１１を実装し、これを厚膜回路基板１２にリード１３を介して実装し、更に放熱を良くするため、それらを金属製ヒートシンク用フィン１４に半田１５で接合した構造が一般的に知られている。
【０００３】
他方、最近の機器の小型化に伴い、モジュールについても小型化も要求される傾向にある。そこで、ヒートシンク用フィン１４を使用しない構造が提案されている。しかし、従来は厚膜回路基板１２にアルミナセラミックス基板が使用されているので、熱抵抗が大きく、ヒートシンク用フィン１４を用いずにそのまま使用することはできないという問題があった。
【０００４】
その対策として、窒化アルミニウム基板等、高熱伝導性セラミックス基板を用いることが提案されるが、高熱伝導性セラミックス基板は割れやすく、又技術的に厚膜回路が形成し難い。
【０００５】
また、特開平６−１３４９１号公報では放熱を十分に行うために、ダイパッド面積の５〜２０％を占める複数の柱状サーマルビアをダイパッドから基板を通して下方ヒートシンクに導く方法が提案されている。さらに、特開平８−９７３３６号公報でも複数のサーマルビアおよび伝熱板を介して上方キャップから放熱する方法が提案されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記セラミックス基板とサーマルビアを形成する充填金属との間には熱膨張係数の差が３倍以上あるため、サーマルビアの熱抵抗特性上、半導体チップを搭載すべき部位の下方のセラミックス基板に貫通を設けてその下方に設けられるヒートシンクに接続するサーマルビアには半導体チップの占有面積の７０％以上の大口径穴が必要であることがわかった。そのため、図４及び図５に示されるように、アルミナセラミックス基板２０の半導体チップ２８直下に金属材料を充填した大口径のサーマルビア部２３を設けた構造が提案される。
【０００７】
即ち、アルミナセラミックス基板２０には角型の穴２１があけられ、その中に銀系や銅系等、高熱伝導性の金属ペースト２２が充填され、焼成されてサーマルビア部２３が形成されている。また、アルミナセラミックス基板２０の表面及び裏面には銀系や銅系等の配線用厚膜金属２４、２５、２６、２７が印刷により形成されている。ここで、２４はソース電極、２５はゲート電極、２６はドレイン電極、２７は裏面電極で、各々１０μｍ前後の厚さに形成されている。また、アルミナセラミックス基板２０のサーマルビア部２３の直上にはＦＥＴチップ２８がＡｕ系半田２９でダイボンドされ、金線３１でアルミナセラミックス基板２０上の配線用厚膜金属２４、２５、２６、２７に結線されている。
【０００８】
しかし、かかる構造では、サーマルビア部２３とアルミナセラミックス基板２０との間の境界を越えてＦＥＴチップ２８が実装されると、サーマルビア部２３の充填金属材料２２とアルミナセラミックス基板２０との間の熱膨張の差に起因してＦＥＴチップ２８の境界上の部位に大きな応力が作用し、図５に示されるように、クラック３１が発生するという問題が新たに発生した。
【０００９】
本発明は、かかる問題点に鑑み、熱抵抗が小さく、しかも半導体チップが割れないようにした安価な半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
そこで、本発明に係る半導体装置は、セラミックス基板の少なくとも表面に配線用厚膜回路を形成するとともに、半導体チップを搭載し、該半導体チップと配線用厚膜回路とを結線してなる半導体装置において、
上記セラミックス基板の半導体チップを搭載すべき部位には半導体チップの占有面積の７０％以上の大口径穴が形成され、該穴内には高熱伝導性の充填材料が充填されて上記半導体チップの熱を放熱する大口径サーマルビア部が構成され、さらに、上記穴は、上部が口径外方に広がる形状をなす熱応力緩和部を有することを特徴とする。
【００１１】
本発明の特徴の１つは少なくとも上部が径方向の外方になるに従って浅くなるような形状のサーマルビア部を設けるようにした点にある。これにより、半導体チップの熱を確実に放熱できるとともに、サーマルビア部が径方向外方になるに従って浅くなっているので、サーマルビア部表面が境界部位で急激に膨張することはなく、周囲のセラミックス基板からほぼ連続した表面膨張となり、半導体チップには大きな応力が作用せず、半導体チップの割れが発生することはない。また、サーマルビア部の穴形状を工夫しただけであるので、コスト高を招来することもない。
【００１２】
セラミックス基板の材質は特に限定されないが、厚膜回路の形成が容易な材質、例えばアルミナセラミックス等を用いるのがよい。サーマルビア部の穴は底面から径方向の外方になる従って浅くなるような断面形状としてもよいが、少なくとも上部、即ち穴の深さ方向の途中から径方向の外方になる従って浅くなるような断面形状とすれば、所望の熱膨張の連続性を確保することができる。その上部の具体的形状はテーパー状又はアール状を採用できるが、熱膨張の連続性を確保できれば他の形状としてもよい。
【００１３】
サーマルビア部の大きさは熱抵抗特性に密接に関係し、サーマルビア部の穴はの底部面積を半導体チップの占有面積の約７０％以上とすることが望ましい。サールマビア部の穴の形状は特に限定されないが、半導体チップの搭載作業性を考慮すると、一般的な半導体チップの形状に相応する角穴とするのがよい。
【００１４】
また、サーマルビア部の表面面積は半導体チップへの応力に密接に関係し、表面積が半導体チップに比して小さいと、サーマルビア部表面の熱膨張はセラミックス基板とはほぼ連続しているが、中央に向けて急に増大し、半導体チップへの影響が懸念される。そこで、穴の少なくとも上部が径方向の外方になるに従って浅くなりかつ半導体チップの占有面積を越える表面面積を有する形状に形成するのが好ましい。
【００１５】
また、上記ではサーマルビア部の穴の断面形状を工夫することによって半導体チップへの応力集中に対応しているが、半導体チップの下側に応力緩和層を設け、サーマルビア部とセラミックス基板との間の境界部位における熱膨張差に起因して半導体チップに作用する応力集中を緩和するようにしてもよい。
【００１６】
即ち、本発明に係る半導体装置は、セラミックス基板の少なくとも表面に配線用厚膜を形成するとともに、半導体チップを搭載し、該半導体チップと配線用厚膜とを結線してなる半導体装置において、上記セラミックス基板の半導体チップを搭載すべき部位には穴が形成され、該穴内には高熱伝導性の充填材料が充填されて上記半導体チップの熱を放熱するサーマルビア部が構成される一方、上記セラミックス基板及びサーマルビア部の上には上記半導体チップの占有面積よりも大きな面積を有しかつ上記セラミックス基板とサーマルビア部との間の境界部位における表面の熱膨張差による応力を緩和する応力緩和層が形成されていることを特徴とする。
【００１７】
本発明の特徴の１つは半導体チップの下側に応力緩和層を設けて半導体チップに作用する集中応力を緩和するようにした点にある。これにより、サーマルビア部によって半導体チップの熱を確実に放熱できるとともに、サーマルビア部表面が境界部位で急激に膨張してもそれに起因する大きな応力を応力緩和層が緩和するので、半導体チップには大きな応力が作用せず、半導体チップの割れが発生することはない。また、応力緩和層を設けるだけであるので、コスト高を招来することもない。
【００１８】
応力緩和層の材質はその応力緩和機能を確保する上で、十分な強度を有するものであればよく、例えばメタライズ層を採用できる。この応力緩和層は１層でもよいが、集中応力を確実に緩和する上で、複数積層してもよい。
【００１９】
【発明の実施の形態】
以下、本発明を図面に示す具体例に基づいて詳細に説明する。
実施の形態１．
図１及び図２は本発明の好ましい実施形態における半導体チップ周辺を示す平面図及び断面図であり、これは放熱フィンを使用しない高周波高出力モジュール（Ｈ／Ｐモジュール）に適用した例である。図において、アルミナセラミックス基板２０にはＦＥＴチップ（半導体チップ）２８の搭載すべき部位にＦＥＴチップ２８の形状に相応する角型の穴２１があけられ、該穴２１の上部は径方向の外方になるに従って浅くなるようなテーパー面３２に形成されている。
【００２０】
この穴２１の底部面積は熱抵抗特性上、ＦＥＴチップ２８の占有面積の７０％以上に、穴２１の表面側の面積はＦＥＴチップ２８の占有面積よりも大きく設定されている。この穴２１内には銀系又は銅系等の金属ペースト（高熱伝導性の充填材料）２２が充填されて焼成され、ＦＥＴチップ２８の熱を放熱するサーマルビア部２３が構成されている。
【００２１】
アルミナセラミックス基板２０の表面及び裏面には銀系又は銅系の配線用厚膜金属が印刷され、配線用厚膜回路である厚さ１０μｍ前後のソース電極２４、ゲート電極２５、ドレイン電極２６及び裏面電極２７が形成されている。アルミナセラミックス基板２０のサーマルビア部２３上にはＦＥＴチップ２８が載置されてＡｕ系半田２９でダイボンドされ、ＦＥＴチップ２８とアルミナセラミックス基板２０上の各電極２４、２５、２６とが金線３０で結線されている。
【００２２】
ＦＥＴチップ２８が位置ずれし、サーマルビア部２３とアルミナセラミックス基板２０の境界にダイボンドされた場合、サーマルビア部２３の充填金属材料２２とアルミナセラミックスの熱膨張係数の差は約３倍あるので、ＦＥＴチップ２３の境界上の部位には引っ張り応力が加わり、図５のようにクラック３１が発生するおそれがある。
【００２３】
これに対し、本実施の形態ではサーマルビア部２３の表面側部分をテーパー面３２に形成しているので、サーマルビア部２３の表面の膨張は中央側から境界に向かうほど小さく、アルミナセラミックス基板２０とほぼ連続したものとなる。その結果、両者の境界上に発生する応力は小さく、ＦＥＴチップ２８には従来のような大きな集中応力は作用せず、割れが発生することはない。
【００２４】
アルミナセラミックス基板２０の厚さを０．６３５ｍｍ、サーマルビア部２３の底部面積を１ｍｍ2とした場合、テーパー面３２の深さを１５μｍ、横方向寸法を１５μｍとすると、ＦＥＴチップ２３への応力を約２０％低減できることが確認された。また、テーパー面３２の深さは深い方が効果が大きいことが分かった。
【００２５】
実施の形態２．
図３は本発明の他の実施形態を示す。図において図１及び図２と同一符号は同一又は相当部分を示す。本例ではＦＥＴチップ２８のダイボンド部２９の直下に厚さ約１０μｍのメタライズ層（応力緩和層）３３が更に１層重ねられている。このメタライズ層３３は厚膜ペーストをＦＥＴチップ２８の占有面積よりも大きな面積に印刷することにより形成されている。
【００２６】
サーマルビア部２３にはアルミナセラミックス基板２０の境界部位において両者の熱膨張係数の差に起因して急激な表面膨張が発生するが、従来構造に見られる配線用厚膜金属２４に加え、さらにメタライズ層３３を設けているので、サーマルビア部２３の境界部位における大きな応力は配線用厚膜金属２４及びメタライズ層３３によって緩和され、ＦＥＴチップ２８にはほとんど影響しない。
【００２７】
本例のＨ／Ｐモジュールでは１０μｍのソース電極２４に加え、１０μｍのメタライズ層３３を形成することにより、ＦＥＴチップ２８に発生する最大主応力を約２５％減少できることが分かった。
【００２８】
【発明の効果】
本発明によれば、大口径のサーマルビア部を設け、その口部が拡大されているので、サーマルビア部から基板へと熱膨張率がほぼ連続して変化するので、サーマルビア部と基板との熱膨張率差によって生ずる応力集中を分散させ、サーマルビア部上に搭載される半導体チップのクラック発生を有効に防止でき、しかも熱を確実に放熱できる結果、モジュールの小型化が容易に実現でき、機器の小型化に対応できる。
【００２９】
また、サーマルビア部の口部の拡大によりその領域に半導体チップを確実に搭載でき、基板との境界部に半導体チップが搭載されることがなく、クラック発生を確実に防止することができる。
【００３０】
また、サーマルビア部の穴形状を工夫することに代え、半導体チップの下側に応力緩和層を設けるようにしたので、半導体チップに作用する集中応力を緩和することができる。その結果、いずれの場合にも半導体チップには大きな応力が作用せず、半導体チップに割れが発生するのを防止できる。
【００３１】
さらに、サーマルビアの形状を工夫するか、応力緩和層を設けるだけであるので、コスト高を招来することもない。
【図面の簡単な説明】
【図１】 本発明に係る半導体装置の好ましい実施形態におけるＦＥＴチップ周辺を示す平面図である。
【図２】 図１の要部拡大断面図である。
【図３】 第２の実施形態を示す要部拡大断面図である。
【図４】 発明が解決しようとする課題を説明するための平面図である。
【図５】 図４の断面図である。
【図６】 従来の高周波高出力モジュールを示す平面図である。
【図７】 図５の断面図である。
【符号の説明】
２０ アルミナセラミックス基板、２１ 穴、２２ 充填金属材料（高熱伝導性材料）、２３ サーマルビア部、２４、２５、２６、２７ 配線用厚膜回路、２８ ＦＥＴチップ（半導体チップ）、２９ ボンディング部、３０ 結線、３１ クラック、３２ テーパー面、３３ メタライズ層（応力緩和層）。
Claims (5)
- セラミックス基板の少なくとも表面に配線用厚膜回路を形成するとともに、半導体チップを搭載し、該半導体チップと配線用厚膜回路とを結線してなる半導体装置において、
上記セラミックス基板の半導体チップを搭載すべき部位には半導体チップの占有面積の７０％以上の大口径穴が形成され、該穴内には高熱伝導性の充填材料が充填されて上記半導体チップの熱を放熱する大口径サーマルビア部が構成され、さらに、上記穴の上方部分は口径外方に広がり、サーマルビア部と基板との境界部位における熱膨張差に基づく応力を分散させる熱応力緩和部を形成してなることを特徴とする半導体装置。 - 上記半導体チップが、基板との熱膨張差に関してシリコン半導体より大きい化合物半導体から形成され、上記サーマルビア部はその拡大されたサーマルビア部表面積が上記半導体チップの占有面積を超える請求項１記載の半導体装置。
- セラミックス基板の少なくとも表面に配線用厚膜回路を形成するとともに、半導体チップを搭載し、該半導体チップと配線用厚膜回路とを結線してなる半導体装置において、
上記セラミックス基板の半導体チップを搭載すべき部位には半導体チップの占有面積の７０％以上の大口径穴が形成され、該穴内には高熱伝導性の充填材料が充填されて上記半導体チップの熱を放熱する大口径サーマルビア部が構成され、上記セラミックス基板及びサーマルビア部の上には上記半導体チップの占有面積よりも大きな面積を有しかつ上記セラミックス基板とサーマルビア部との間の境界部位における表面の熱膨張差による応力を緩和する応力緩和層が形成されていることを特徴とする半導体装置。 - 上記応力緩和層がメタライズ層である請求項３記載の半導体装置。
- 上記応力緩和層が複数積層されている請求項３又は４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13865697A JP3650689B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13865697A JP3650689B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335521A JPH10335521A (ja) | 1998-12-18 |
| JP3650689B2 true JP3650689B2 (ja) | 2005-05-25 |
Family
ID=15227083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13865697A Expired - Lifetime JP3650689B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3650689B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191477B1 (en) * | 1999-02-17 | 2001-02-20 | Conexant Systems, Inc. | Leadless chip carrier design and structure |
| US6611055B1 (en) | 2000-11-15 | 2003-08-26 | Skyworks Solutions, Inc. | Leadless flip chip carrier design and structure |
| US6960824B1 (en) | 2000-11-15 | 2005-11-01 | Skyworks Solutions, Inc. | Structure and method for fabrication of a leadless chip carrier |
| US6710433B2 (en) | 2000-11-15 | 2004-03-23 | Skyworks Solutions, Inc. | Leadless chip carrier with embedded inductor |
| US6867493B2 (en) | 2000-11-15 | 2005-03-15 | Skyworks Solutions, Inc. | Structure and method for fabrication of a leadless multi-die carrier |
| US6582979B2 (en) | 2000-11-15 | 2003-06-24 | Skyworks Solutions, Inc. | Structure and method for fabrication of a leadless chip carrier with embedded antenna |
| JP2002368277A (ja) * | 2001-06-05 | 2002-12-20 | Rohm Co Ltd | チップ型半導体発光装置 |
| US7164192B2 (en) * | 2003-02-10 | 2007-01-16 | Skyworks Solutions, Inc. | Semiconductor die package with reduced inductance and reduced die attach flow out |
| JP4899700B2 (ja) * | 2005-08-18 | 2012-03-21 | ダイキン工業株式会社 | モジュール |
| US20090146295A1 (en) * | 2007-12-11 | 2009-06-11 | Hidefumi Narita | Ceramic substrate having thermal via |
| JP2011040498A (ja) * | 2009-08-07 | 2011-02-24 | Seiko Instruments Inc | 電子部品用基板及び発光デバイス |
| JP5346272B2 (ja) * | 2009-12-01 | 2013-11-20 | 三ツ星ベルト株式会社 | 素子搭載基板及び発光装置 |
-
1997
- 1997-05-28 JP JP13865697A patent/JP3650689B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10335521A (ja) | 1998-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 4 |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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