JP4493121B2 - 半導体素子および半導体チップのパッケージ方法 - Google Patents

半導体素子および半導体チップのパッケージ方法 Download PDF

Info

Publication number
JP4493121B2
JP4493121B2 JP17356299A JP17356299A JP4493121B2 JP 4493121 B2 JP4493121 B2 JP 4493121B2 JP 17356299 A JP17356299 A JP 17356299A JP 17356299 A JP17356299 A JP 17356299A JP 4493121 B2 JP4493121 B2 JP 4493121B2
Authority
JP
Japan
Prior art keywords
chip
flag
cavity
semiconductor
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP17356299A
Other languages
English (en)
Other versions
JP2000156436A (ja
Inventor
ティエン−ユ・トム・リー
ジェームス・バーノン・ハウス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2000156436A publication Critical patent/JP2000156436A/ja
Application granted granted Critical
Publication of JP4493121B2 publication Critical patent/JP4493121B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Description

【０００１】
【発明の属する技術分野】
本発明は、一般的に、半導体素子に関し、更に特定すれば、半導体素子用パッケージに関するものである。
【０００２】
【従来の技術】
例えば、メモリ素子，論理素子，マイクロプロセッサ，マイクロコントローラのような多くの半導体素子は、フリップ・チップ・ボール・グリッド・アレイ（ＦＣ−ＢＧＡ：flip chip ball grid array）パッケージにパッケージすることができる。これらのパッケージは、例えば、クアッド・フラット・パッケージ（ＱＦＰ：quad flat package）およびワイヤ・ボンドＢＧＡパッケージのような従来の素子パッケージよりも、コスト，サイズ，重量，信頼性，入出力（Ｉ／Ｏ）端子数等に関して優れている。そのコンパクト・サイズのために、通常ＦＣ−ＢＧＡパッケージでは熱消散性が劣っている。熱消散性が劣っているために、半導体素子の熱特性に悪影響を与え、半導体素子の用途が低電力に限定されることが多い。
【０００３】
【発明が解決しようとする課題】
半導体素子の熱消散性を改善するためには、ヒート・シンクを用いることができる。フリップ・チップ・パッケージでは、従来よりヒート・シンクは半導体素子のチップの背面側に取り付けられている。ヒート・シンクは、半導体素子のコスト上昇や、重量およびサイズの増大を招く。更に特定すれば、ヒート・シンクによって、素子の高さが非常に高くなってしまう。
【０００４】
したがって、熱特性に優れた半導体素子に半導体チップをパッケージする方法があれば有利であろう。素子は、小型，軽量，および低コストであることが望ましい。素子は、プロファイルが低いことが特に望ましい。また、前述の方法は、簡素で時間効率が高いことが望ましい。この方法は、既存の素子パッケージ・プロセスと適合性があれば、一層有利であろう。
【０００５】
【課題を解決するための手段】
概して言えば、本発明は、熱特性に優れた半導体素子に半導体チップをパッケージする方法を提供する。チップは、例えば、電界効果トランジスタ，バイポーラ・トランジスタ，ダイオード，抵抗等のようなディスクリート半導体素子，または例えば、電力増幅器，メモリ回路，論理回路，マイクロプロセッサ等のような集積回路を含むことができる。チップは、フリップ・チップ・バンプ・パッケージ内にある。熱伝導性フラグが、チップに熱的に結合された、チップ受容エリアを有する。チップ内で発生する熱は、チップの各側を通ってフラグに消散することができる。従来のフリップ・チップの背面側に取り付けるヒート・シンクと比較して、本発明のフラグは低いプロファイルを有する。
【０００６】
これらおよびその他の特徴および利点は、具体例および添付図面と関連付けた以下の詳細な説明から一層明確に理解されよう。尚、各構造は必ずしも同じ拡縮率で描かれている訳ではなく、具体的に示さないが本発明には他にも実施例があり得ることを注記しておく。また、適切と見なされる場合には、図面間で参照番号を繰り返し用い、対応するエレメントまたは類似のエレメントを示すことも注記しておく。
【０００７】
【発明の実施の形態】
図１は、従来のフリップ・チップ・バンプ・パッケージにおける半導体素子１０の簡略断面図である。半導体素子１０は、基板２１上にフリップ・チップ実装された、半導体ダイ即ち半導体チップ１１を含む。チップ１１は、前面１２，背面１４，および４つの側壁から成る矩形の周囲を有する。図１は、チップ１１の２つの対向する側壁１５，１７を示す。基板２１は、第１主面２２および第２主面２４を有する。チップ１１は、チップ１１の前面１２と基板２１の第１主面２２の部分２３との間に形成されたはんだバンプ２６のアレイを介して、基板２１にバンプ・ボンドされている。はんだバンプ２６は、チップ１１上に形成されている内部回路（図示せず）上の種々のエレメントに結合されている。充填材、例えば、エポキシが、チップ１１の前面１２，基板２１の主面２２，およびはんだバンプ２６の間の空間を埋めることにより、アンダーフィル(underfill)２７を形成する。アンダーフィル２７は、チップ１１に機械的な支持を与え、熱をチップ１１から基板２１に伝える。はんだバンプ２８のアレイは、基板２１の第２主面２４上に形成されている。はんだバンプ２８は、基板２１に形成されている導電性ビア（図示せず）を介して、対応するはんだバンプ２６に結合されている。はんだバンプ２８は、半導体チップ１１の入力信号および出力信号を伝達する役割を果たす。
【０００８】
半導体素子１０は、典型的に、はんだバンプ２８を介してプリント回路ボード（図示せず）上に実装され、他の回路エレメント（図示せず）に結合される。基板２１の主面２４と回路ボードとの間にアンダーフィル（図示せず）を用いて、半導体素子１０に対する機械的な支持を追加することも可能である。動作において、チップ１１の内部回路は熱を発生する。半導体素子１０では、重要な唯一の熱消散機構は、チップ１１から前面１２，はんだバンプ２６，アンダーフィル２７，および主面２２を通って基板２１に達する熱伝導路である。チップ１１内で発生し、熱伝導路を通じて消散すべき熱の割合は、チップ１１のサイズおよび形状によって異なる。例えば、チップ１１の面積が約４０平方ミリメートル（ｍｍ2）、厚さが約５００マイクロメートル（μｍ）である場合、チップ１１において発生する熱の約９７パーセント（％）は、この熱伝導路を通じて消散しなければならない。基板２１は、通常、熱伝導率が低い有機樹脂で作られる。したがって、半導体素子１０の熱消散効率は通常低い。言い換えると、半導体素子１０は、例えば、１ワット当たり約２５℃（℃／Ｗ）ないし４０℃／Ｗの範囲の高い熱抵抗を有する。熱消散効率が低いために、半導体素子１０の熱特性に悪影響を及ぼし、その使用は低電力用途、例えば、約１ワット（Ｗ）未満に限定されることになる。
【０００９】
本発明の第１実施例によるフリップ・チップ・ボール・グリッド・アレイ・バンプ・パッケージにおける半導体素子３０を、図２および図３に概略的に示す。即ち、図２は半導体素子３０の断面図、図３は半導体素子３０の平面図である。図１の半導体素子１０と同様、半導体素子３０は、はんだバンプ２６のアレイおよびアンダーフィル２７を介して、基板２１の主面２２にフリップ・チップ・バンプ実装された半導体チップ１１を含む。図３は、チップ１１を示す。半導体チップ１１は、その矩形形状の周囲を形成する４つの側壁１５，１６，１７，１８を有する。
【００１０】
図１の半導体素子１０における構造に対応する構造に加えて、半導体素子３０は、半導体チップ１１を包囲し、それぞれ、チップ１１の前面１２および背面１４とほぼ同一面にある、前面３２および背面３３を有するフラグ３１を含む。フラグ３１は、その内部に、前面３２から背面３３まで達するキャビティ３４を有する。キャビティ３４は、チップ１１の対応する側壁１５，１６，１７，１８とほぼ平行な縁３５，３６，３７，３８を有する。また、キャビティ３４は、その４すみにリリーフ・ノッチ(relief notch)即ちリリーフ・カット(relief cut)４５，４６，４７，４８を有する。キャビティ３４は、チップ１１を受容するので、フラグ３１内のレセプタクルとも呼ぶ。好ましくは、フラグ３１は、例えば、銅，アルミニウム等のような、熱伝導性材料で作成する。キャビティ３４およびリリーフ・カット４５，４６，４７，４８は、例えば、ミリング，穿孔，打ち抜き等のような技法を用いて形成することができる。
【００１１】
キャビティ３４は、縁３５，３６，３７，３８によって規定されるその面積が、側壁１５，１６，１７，１８によって規定されるチップ１１の面積よりも多少小さくなるように形成されている。チップ１１周囲にフラグ３１を取り付けるために、フラグ３１を加熱し熱膨張によってキャビティ３４を拡大する。キャビティ３４がチップ１１の面積よりも大きな面積を有するまでに拡大即ち膨張したなら、チップ１１をキャビティ３４内に挿入する。フラグ３１を室温まで冷却した後、キャビティ３４は収縮し、縁３５，３６，３７，３８は、それぞれ、側壁１５，１６，１７，１８を圧縮する。チップ１１はキャビティ３４内に緊密に嵌合する。リリーフ・カット４５，４６，４７，４８は、膨張および収縮プロセスの間、フラグ３１に発生する張力または応力を軽減することにより、こうしなければキャビティ３４のすみ周囲のフラグ３１に形成する可能性がある、フラグ３１内のクラックを防止するように作用する。チップ１１をキャビティ３４に嵌め込む前に、側壁１５，１６，１７，１８および縁３５，３６，３７，３８上に熱グリス（図示せず）を塗布する。チップ１１をキャビティ３４に嵌め込んだ後、熱グリスは、それぞれ、チップ１１の側壁１５，１６，１７，１８とフラグ３１の縁３５，３６，３７，３８との間に生じ得るボイドを充填し、チップ１１とフラグ３１との間の良好な熱接触を保証する。チップ１１をフラグに嵌め込むプロセスは、チップ１１を基板２１にフリップ・チップ実装する前または実装した後のいずれにおいても実行することができる。
【００１２】
また、半導体素子３０は、フラグ３１の前面３２と基板２１の主面２２の部分２５との間に、アンダーフィル４２を含む。チップ１１の主面１２と基板２１の主面２２との間のアンダーフィル２７と同様、アンダーフィール４２は、例えば、熱伝導性エポキシのような、電気絶縁熱伝導性材料で作成することが好ましい。また、アンダーフィル４２は、熱グリスで作成することも可能である。アンダーフィル４２は、フラグ３１を基板２１に熱的に結合し、フラグ３１に対して機械的な支持を与える。フラグ３１にアンダーフィルを施すプロセスは、チップ１１にアンダーフィルを施すプロセスと同じプロセスまたは別個のプロセスのいずれでも行うことができる。
【００１３】
半導体素子３０には、チップ１１内で発生した熱を消散させる２系統の重要な熱伝導路がある。一方は、チップ１１からチップ１１の前面１２を通って基板２１までの経路、他方は、チップ１１からチップ１１の側壁１５，１６，１７，１８を通ってフラグ３１までの経路である。チップ１１からフラグ３１に転移した熱は、更に、フラグ３１からフラグ３１の前面３２，アンダーフィル４２，基板２１の主面２２の部分２５を通って基板２１まで達する熱伝導路を通じて消散する。フラグ３１は、半導体素子３０の熱消散効率を大幅に高める。半導体素子３０の熱特性は、半導体素子１０のそれよりも優れている。半導体素子３０は、比較的大きな電力の用途に用いることができる。例えば、チップ１１の面積が約４０ｍｍ2であり、厚さが約５００μｍである場合、チップ１１内で発生する熱の約６７％が、側壁１５，１６，１７，１８を通じてフラグ３１に消散し、チップ１１内で発生する熱の約３１％が、前面１２を通じて基板２１に消散する。熱抵抗は、半導体素子１０においては約２５℃／Ｗ以上であるのに対して、半導体素子３０では約１４℃／Ｗないし約１６℃／Ｗの間である。半導体素子３０の電力は、半導体素子１０のそれよりも約７５％高くすることができる。
【００１４】
フラグ３１の厚さは、例えば、約２００μｍないし約８００μｍの間であるチップ１１の厚さとほぼ等しいことが好ましい。したがって、半導体素子３０の高さは、半導体素子１０の高さにほぼ等しい。半導体素子３０は、半導体チップの背面にヒート・シンクを取り付ける従来技術の半導体素子と比較すると、非常に低いプロファイルを有する。フラグ３１は、そのプロファイルを増大させることなく、半導体素子３０の熱特性を改善する。
【００１５】
尚、半導体素子３０の構造および半導体チップ１１を半導体素子３０内にパッケージするプロセスは、これまでに説明したものに限定される訳ではないことは理解されよう。例えば、チップ１１の側壁１５，１６，１７，１８およびキャビティ３４の縁３５，３６，３７，３８に塗布する熱グリスはオプションである。チップ１１およびフラグ３１内のキャビティ３４は、矩形形状には限定されない。これらは、例えば、円形，楕円形，三角形，五角形，六角形等のように、あらゆる形状を有することができる。更に、キャビティ３４の形状は、チップ１１とは異なる形状とすることも可能である。半導体素子３０が効率的な熱消散を行うためには、キャビティ３４の少なくとも１箇所の縁が、チップ１１の対応する側壁とほぼ平行であることが好ましく、こうすれば、この少なくとも１箇所の縁と対応する側壁との間に良好な熱接触が確立する。図３は、リリーフ・カット４５，４６，４７，４８の境界を円弧状として示している。これらは、リリーフ・カット４５，４６，４７，４８の形状に対する限定を意図する訳ではない。更に、リリーフ・カット４５，４６，４７，４８は、フラグ３１においてはオプションである。代替実施例では、半導体素子３０は、チップ１１の背面１４およびフラグ３１の背面３３の上に、ヒート・スプレッダ(heat spreader)（図示せず）を含む。ヒート・スプレッダは、チップ１１およびフラグ３１双方に熱的に結合されている。ヒート・スプレッダは、チップ１１からの熱を背面１４を通じて消散する熱伝導路を与えることにより、半導体素子３０の熱特性を更に高める。別の代替実施例では、キャビティ３４は、フラグ３１内に部分的にのみ達する、前面３２内の窪み(dent)である。したがって、キャビティ３４は、フラグ３１の前面３２と背面３３との間に基準面（図示せず）を有する。基準面は、チップ１１の背面１４に熱的に結合され、チップ１１からの熱を背面１４を通じて消散する熱伝導路を与える。加えて、チップ１１は、フラグ３１を加熱してキャビティ３４を拡大することによってフラグ３１に嵌め込むことに限定される訳ではない。更に別の実施例では、縁３５，３６，３７，３８によって規定されるキャビティ３４の面積は、側壁１５，１６，１７，１８によって規定されるチップ１１の面積よりも多少大きい。チップ１１は、キャビティ３４内に置かれ、例えば、エポキシのような熱伝導性材料を介して、フラグ３１に熱的に結合される。
【００１６】
図４は、本発明の第２実施例による、フリップ・チップ・ボール・グリッド・アレイ・バンプ・パッケージにおける半導体素子５０の概略断面図である。図１に示した半導体素子１０ならびに図２および図３に示した半導体素子３０と同様、半導体素子５０は、はんだボール２６のアレイおよびアンダーフィル２７を介して、基板２１上にフリップ・チップ実装された半導体チップ１１を含む。
【００１７】
半導体素子５０は、前面５２および背面５３を有するフラグ５１を含む。フラグ５１は、その前面５２に、フラグ５１内に部分的に達する窪み即ちキャビティ５４を有する。キャビティ５４の基準面５６が、フラグ５１の前面５２と背面５３との間にある。基準面５６は、チップ１１の背面１４の上に位置する。キャビティ５４は、チップ１１の対応する４つの側壁とほぼ一致する４つの縁を有する。図４は、互いに対向し、それぞれ、チップ１１の側壁１５，１７に対応する縁５５，５７を示す。キャビティ５４はチップ１１を受容するので、フラグ５１のチップ・レセプタクルとも呼ぶ。図２および図３の半導体素子３０におけるフラグ３１と同様、フラグ５１は、例えば、銅，アルミニウム等のような、熱伝導性材料で作成することが好ましい。
【００１８】
キャビティ５４の面積は、チップ１１の面積にほぼ等しいか、あるいはこれよりも多少大きめとする。チップ１１上にフラグ５１を取り付けるために、チップ１１をキャビティ５４に挿入し、例えば、エポキシ，熱グリス等のような熱伝導性充填材による結合層５８を形成する。結合層５８は、キャビティ５４の４つの縁を、チップ１１の対応する４つの側壁に熱的および機械的に結合する。更に、半導体素子５０は、基準面５６と背面１４との間に結合層５９を含み、フラグ５１をチップ１１に熱的および機械的に結合する。結合層５９は、結合層５８と同じ熱伝導性材料で作成し、同じ工程において形成することができる。フラグ５１をチップ１１内に取り付けるプロセスは、チップ１１を基板２１にフリップ・チップ実装する前または実装した後のいずれにおいても実行することができる。
【００１９】
キャビティ５４は、チップ１１の厚さ、およびチップ１１と基板２１との間のはんだバンプ２６の高さの和にほぼ等しい深さを有する。フラグ５１をチップ１１上に取り付けると、前面５２は、基板２１の主面２４の部分２５に直接接触する。前面５２および主面２２の部分２５に熱グリス（図示せず）を塗布する。熱グリスは、フラグ５１の前面５２と基板２１の主面２２との間に生じ得るボイドを埋めることによって、フラグ５１と基板２１との間の良好な熱接触を保証する。
【００２０】
半導体素子５０には、チップ１１において発生した熱が消散する３系統の熱伝導経路がある。１つは、チップ１１からチップ１１の前面１２を通って基板２１に達する経路、１つはチップ１１からチップ１１の側壁を通ってフラグ５１に達する経路、１つはチップ１１からチップ１１の背面１４を通ってフラグ５１に達する経路である。チップ１１からフラグ５１に転移した熱は、更に、フラグ５１からフラグ５１の前面５２を通って基板２１に達する熱伝導路を通じて消散する。フラグ５１は、半導体素子５０の熱消散効率を改善する。半導体素子５０の熱特性は、半導体素子１０のそれよりも優れている。半導体素子５０は、比較的高い電力の用途に用いることができる。
【００２１】
半導体素子５０は、半導体素子１０より多少高くなっている。半導体素子５０の高さと半導体素子１０の高さとの差は、キャビティ５４の基準面５６とフラグ５１の背面５３との間の距離にほぼ等しい。この距離は、一例として、約２００μｍないし約８００μｍの間である。半導体素子５０のプロファイルは、半導体素子１０のそれよりも多少高く、半導体チップの背面にヒート・シンクを取り付けた従来技術の半導体素子のそれよりははるかに低い。フラグ５１は、半導体素子５０のプロファイルを著しく増大させることなく、その熱性能を大幅に改善する。
【００２２】
尚、半導体素子５０の構造および半導体チップ１１を半導体素子５０にパッケージするプロセスは、これまでに説明したものに限定される訳ではないことは理解されよう。例えば、チップ１１およびフラグ５１内のキャビティ５４は、矩形状には限定されない。これらは、例えば、円形，楕円形，三角形，五角形，六角形等のようにあらゆる形状を有することができる。更に、キャビティ５４の形状は、チップ１１の形状と異なることも可能である。フラグ５１の前面５２は、基板２１の主面２２と直接接触することには限定されない。これらは、熱伝導性のアンダーフィルを介して、互いに熱的かつ機械的に結合することができる。代替実施例（図示せず）では、キャビティ５４は、前面５２から背面５３まで達する、フラグ５１内の孔であり、チップ１１の背面１４はフラグ５１の背面５３とほぼ同一面にある。かかる代替実施例では、半導体素子５０は、更に、チップ１１の背面１４およびフラグ５１の背面５３の上に位置するヒート・スプレッダ（図示せず）を含むことができる。ヒート・スプレッダは、チップ１１およびフラグ５１双方を更に熱的に結合する。ヒート・スプレッダは、チップ１１からの熱を背面１４を通じて消散する熱伝導路を与える。加えて、フラグ５１は、結合層５８を介してチップ１１に取り付けられることに限定される訳ではない。他の実施例では、キャビティ５４の面積は、チップ１１の面積より多少小さく、チップ１１は、フラグ５１を加熱しキャビティ５４を拡大することによって、フラグ５１内に嵌め込む。
【００２３】
図５は、本発明の第３実施例による、フリップ・チップ・ボール・グリッド・アレイ・バンプ・パッケージにおける半導体素子６０の概略断面図である。図１の半導体素子１０と同様、半導体素子６０は、半導体チップ１１を含む。チップ１１は、はんだバンプ２６のアレイおよびアンダーフィル２７を介して、プリント回路ボード８１上にフリップ・チップ実装されている。言い換えると、プリント回路ボード８１は、チップ１１の基板のように機能する。プリント回路ボード、例えば、回路ボード８１上に直接実装された半導体チップ、例えば、半導体チップ１１を有する半導体素子、例えば、半導体素子６０のことを、通常、チップ・オン・ボード・パッケージ(chip on board package)または直接チップ取り付けパッケージ内の素子と呼ぶ。回路ボード８１は、主面８２を有する。チップ１１は、主面８２の部分８３に取り付けられる。回路ボード８１は、内部に導電性トレース（図示せず）を有し、チップ１１を回路ボード８１上の他の回路エレメント（図示せず）に結合する。
【００２４】
半導体素子６０は、前面６２および背面６３を有する熱伝導性フラグ６１を含む。フラグ６１は、前面６２から背面６３に達するキャビティ６４を内部に有する。キャビティ６４は、図１１の対応する４つの側壁とほぼ平行な４つの縁を有する。図５は、互いに対向し、チップ１１の側壁１５，１７にそれぞれ対応する縁６５，６７を示す。キャビティ６４はチップ１１を受容するので、フラグ６１内のレセプタクルとも呼ぶ。図２および図３に示した半導体素子３０内のフラグ３１と同様、フラグ６１は、例えば、銅，アルミニウム等の熱伝導性材料で作成することが好ましい。
【００２５】
キャビティ６４は、その面積がチップ１１の面積よりも小さくなるように作成する。フラグ３１をチップ１１に実装し半導体素子３０を形成するのと同様のプロセスにおいて、フラグ６１を加熱し一時的にキャビティ６４を拡大し、拡大したキャビティ６４にチップ１１を嵌め込み、フラグ６１を冷却してキャビティ６４を収縮させ、その縁がチップ１１の側壁を圧縮することによって、フラグ６１をチップ１１に実装する。リリーフ・カット（図示せず）をキャビティ６４のすみに形成し、拡張および収縮プロセスの間フラグ６１内の張力または応力を軽減することができる。チップ１１の側壁およびキャビティ６４の縁に熱グリス（図示せず）を塗布する。熱グリスは、チップ１１の側壁とフラグ６１の対応する縁との間に生じ得るボイドを埋め、これによって、チップ１１とフラグ６１との間に良好な熱接触を保証する。チップ１１上に実装した後、フラグ６１の背面６３は、チップ１１の背面１４とほぼ同一面となることが好ましい。チップ１１をフラグ６１に嵌め込むプロセスは、チップ１１を回路ボード８１にフリップ・チップ実装する前または実装した後のいずれにおいても実行することができる。
【００２６】
また、半導体素子６０は、チップ１１およびフラグ６１上にヘッド・スプレッダ７１も含む。例えば、エポキシ，熱グリス等のような熱伝導性材料で形成した結合層７２が、ヒート・スプレッダ７１をチップ１１の背面１４に熱的かつ機械的に結合する。また、結合層７２は、ヒート・スプレッダ７１をフラグ６１の背面６３にも結合する。半導体素子６０は、更に、フラグ６１の前面６２と回路ボード８１の主面８２の部分８５との間にアンダーフィル７４を含む。チップ１１と回路ボード８１との間のアンダーフィル２７と同様、アンダーフィル７４は、例えば、熱伝導性エポキシのような、電気絶縁熱伝導性材料で作成することが好ましい。アンダーフィル７４は、熱グリスで作成することも可能である。アンダーフィル７４は、フラグ６１を回路ボード８１に熱的かつ機械的に結合する。フラグ６１にアンダーフィルを施すのは、チップ１１にアンダーフィルを施すプロセスと同じプロセスまたは別個のプロセスのいずれでも行うことができる。
【００２７】
一例として、ヒート・スプレッダ７１の厚さは、約２００μｍないし約８００μｍの間である。半導体素子６０のプロファイルは、従来のチップ・オン・ボード・パッケージ内の半導体素子のそれよりは多少高く、半導体チップの背面にヒート・シンクを取り付けてある従来技術の半導体素子のそれよりははるかに低い。半導体素子６０には、チップ１１において発生した熱が消散する３系統の熱伝導経路がある。１つは、チップ１１からチップ１１の前面１２を通って基板８１に達する経路、１つはチップ１１からチップ１１の側壁を通ってフラグ６１に達する経路、１つはチップ１１からチップ１１の背面１４を通ってヒート・スプレッダ７１に達する経路である。ヒート・スプレッダ７１に転移した熱は、更に、ヒート・スプレッダ７１からフラグ６１の背面６３を通ってフラグ６１に達する熱伝導路を通じて、フラグ６１に転移する。フラグ６１に転移した熱は、更に、フラグ６１からフラグ６１の前面６２を通って回路ボード８１に達する熱伝導路を通じて消散する。フラグ６１およびヒート・スプレッダ７１は、半導体素子６０の熱消散効率を著しく改善することにより、半導体素子６０のプロファイルを著しく増大させることなく、その熱特性を大幅に改善する。半導体素子６０は、比較的高い電力の用途に用いることができる。
【００２８】
尚、半導体素子６０の構造および半導体チップ１１を半導体素子６０にパッケージするプロセスは、これまでに説明したものに限定される訳ではないことは理解されよう。例えば、チップ１１の側壁およびキャビティ６４の縁に塗布される熱グリースはオプションである。チップ１１およびフラグ６１内のキャビティ６４は、矩形状には限定されない。これらは、例えば、円形，楕円形，三角形，五角形，六角形等のようにあらゆる形状を有することができる。更に、キャビティ６４の形状は、チップ１１の形状と異なることも可能である。半導体素子６０が効率的な熱消散を行うために、キャビティ６４の少なくとも１箇所の縁が、チップ１１の対応する側壁とほぼ平行であることが好ましく、こうすれば、この少なくとも１箇所の縁と対応する側壁との間に良好な熱接触が確立する。ヒート・スプレッダ７１は、半導体素子６０ではオプションである。代替実施例では、半導体素子６０は、ヒート・スプレッダ７１を含まず、図５に示したプロファイルよりも低いプロファイルを有する。別の代替実施例では、キャビティ６４は、フラグ６１の前面６２から部分的にのみフラグ６１に達する。したがって、キャビティ６４は、フラグ６１の前面６２と背面６３との間に基準面（図示せず）を有する。基準面は、チップ１１の背面１４と熱的に結合されており、チップ１１からの熱を背面１４を通じて消散する熱伝導路を与える。加えて、チップ１１は、フラグ６１を加熱しキャビティ６４を拡大することによって、フラグ６１に嵌め込むことには限定されない。更に別の代替実施例では、キャビティ６４の面積は、チップ１１の面積よりも多少大きめとする。チップ１１をキャビティ６４内に置き、熱伝導性材料を介して、フラグ６１に熱的に結合する。
【００２９】
以上の説明から、半導体素子、および半導体チップを半導体素子にパッケージする方法が提供されたことが認められよう。本発明によれば、半導体チップは、基板上にフリップ・チップ実装するか、あるいは回路ボード上に直接実装する。熱伝導性フラグを半導体チップに取り付ける。即ち、フラグ内のキャビティに半導体チップを置き、フラグに熱的に結合する。フラグは、半導体チップ内で発生した熱をその側壁を通じて消散する熱伝導路を与える。一実施例によれば、フラグ内のキャビティは、フラグを貫通する孔である。オプションとして、ヒート・スプレッダを半導体チップの背面に熱的に結合する。別の実施例によれば、キャビティは部分的にのみフラグ内に達する。キャビティの基準面を半導体チップの背面に熱的に結合する。フラグは、例えば、銅，アルミニウム等のような熱伝導性材料の、例えば、約２００μｍないし約８００μｍの間の薄い層で作成する。フラグは、半導体素子の高さを著しく増大させることなく、その熱特性を改善する。更に、フラグは、製造が容易であり、しかも軽量で低コストである。本発明のパッケージ・プロセスは、時間効率が高く、既存の素子パッケージ・プロセスとの適合性もある。
【図面の簡単な説明】
【図１】従来のフリップ・チップ・バンプ・パッケージにおける半導体素子の断面図。
【図２】本発明の一実施例による、フリップ・チップ・バンプ・パッケージにおける半導体素子の断面図。
【図３】本発明の一実施例による、フリップ・チップ・バンプ・パッケージにおける半導体素子の平面図。
【図４】本発明の別の実施例による、フリップ・チップ・バンプ・パッケージにおける半導体素子の断面図。
【図５】本発明の別の実施例による、フリップ・チップ・バンプ・パッケージにおける半導体素子の断面図。
【符号の説明】
１０ 半導体素子
１１ チップ
１２ 前面
１４ 背面
１５，１６，１７，１８ 側壁
２１ 基板
２２ 第１主面
２４ 第２主面
２６ はんだバンプ
２７ アンダーフィル
２８ はんだバンプ
３０ 半導体素子
３１ フラグ
３２ 前面
３３ 背面
３４ キャビティ
３５，３６，３７，３８ 縁
４２ アンダーフィル
４５，４６，４７，４８ リリーフ・ノッチ
５０ 半導体素子
５１ フラグ
５２ 前面
５３ 背面
５４ キャビティ
５５，５７ 縁
５６ 基準面
５８，５９ 結合層
６０ 半導体素子
６１ 熱伝導性フラグ
６２ 前面
６３ 背面
６４ キャビティ
６５，６７ 縁
７２ 結合層
７４ アンダーフィル
８１ プリント回路ボード
８２ 主面

Claims (3)

  1. 半導体素子（３０）であって、
    第１面，第２面，および側壁（１５）を備える半導体チップ（１１）と、
    第１面，第２面，および内部に４隅を備えたキャビティ（３４）を備え、該キャビティが前記半導体チップの前記側壁に結合する縁（３５）を備えたフラグ（３１）であって、該フラグ内のキャビティが前記チップのマウントの第1面から該フラグの第２面まで延びることを特徴とするフラグと、
    前記フラグ（３１）における応力を緩和するために、前記キャビティの４隅に設けたリリーフ・カット（４５，４６，３７，４８）であって、前記フラグの第２面が、前記半導体チップの第２面と実質的に同一平面上にあることを特徴とするリリーフ・カットと、
    主面（２２）を備えた基板（２１）と、
    を有し、
    前記半導体チップ（１１）の第１面が、はんだバンプ（２６）を介して前記基板の主面の第１の部分に取り付けられることを特徴とする半導体素子（３０）。
  2. 前記フラグ（３１）内の前記キャビティ（３４）の縁（３５）は、エポキシを介して、前記半導体チップ（１１）の前記側壁に結合されていることを特徴とする請求項１記載の半導体素子（３０）。
  3. 半導体チップ（１１）のパッケージ方法であって：
    周囲（１５，１６，１７，１８）と、前面にあるはんだバンプ（２６）と、前記前面（１２）と対向する背面とを備えた前記半導体チップ（１１）を用意する段階と、
    キャビティ（３４）を内部に形成し、背面（３３）及び前面（３２）を備えた銅のフラグ（３１）を用意する段階と、
    前記キャビティ（３４）の４隅にリリーフ・ノッチ（４５乃至４８）を用意する段階と、
    前記チップの回りにフラグを取り付けるために、前記キャビティの縁（３５）を前記半導体チップの前記周囲に結合する段階であって、前記半導体チップの背面が前記銅のフラグの背面と同一平面上にあることを特徴とする、段階と、
    前記銅のフラグと基板とを分離させるアンダーフィル熱伝導性エポキシ（４２）で基板（２１）上で前記半導体チップを支持する段階と、
    を有することを特徴とする方法。
JP17356299A 1998-06-22 1999-06-21 半導体素子および半導体チップのパッケージ方法 Expired - Fee Related JP4493121B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/102,092 US6081037A (en) 1998-06-22 1998-06-22 Semiconductor component having a semiconductor chip mounted to a chip mount
US102092 1998-06-22

Publications (2)

Publication Number Publication Date
JP2000156436A JP2000156436A (ja) 2000-06-06
JP4493121B2 true JP4493121B2 (ja) 2010-06-30

Family

ID=22288087

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17356299A Expired - Fee Related JP4493121B2 (ja) 1998-06-22 1999-06-21 半導体素子および半導体チップのパッケージ方法

Country Status (2)

Country Link
US (1) US6081037A (ja)
JP (1) JP4493121B2 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404048B2 (en) * 1998-09-03 2002-06-11 Micron Technology, Inc. Heat dissipating microelectronic package
JP3575001B2 (ja) 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3526788B2 (ja) * 1999-07-01 2004-05-17 沖電気工業株式会社 半導体装置の製造方法
US6122171A (en) 1999-07-30 2000-09-19 Micron Technology, Inc. Heat sink chip package and method of making
JP2001127088A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体装置
US6617682B1 (en) 2000-09-28 2003-09-09 Intel Corporation Structure for reducing die corner and edge stresses in microelectronic packages
US6486537B1 (en) * 2001-03-19 2002-11-26 Amkor Technology, Inc. Semiconductor package with warpage resistant substrate
US6528408B2 (en) * 2001-05-21 2003-03-04 Micron Technology, Inc. Method for bumped die and wire bonded board-on-chip package
US6975025B2 (en) * 2001-12-03 2005-12-13 Intel Corporation Semiconductor chip package and method of manufacturing same
US7319935B2 (en) * 2003-02-12 2008-01-15 Micron Technology, Inc. System and method for analyzing electrical failure data
JP2004296719A (ja) * 2003-03-26 2004-10-21 Renesas Technology Corp 半導体装置
US7952190B2 (en) * 2003-06-27 2011-05-31 Intel Corporation Fabrication of microelectronic devices
TWI251916B (en) * 2003-08-28 2006-03-21 Phoenix Prec Technology Corp Semiconductor assembled heat sink structure for embedding electronic components
US7119431B1 (en) 2003-09-18 2006-10-10 National Semiconductor Corporation Apparatus and method for forming heat sinks on silicon on insulator wafers
US20050127484A1 (en) * 2003-12-16 2005-06-16 Texas Instruments Incorporated Die extender for protecting an integrated circuit die on a flip chip package
KR20070006682A (ko) * 2004-03-30 2007-01-11 허니웰 인터내셔널 인코포레이티드 히트 스프레더 구조물, 집적 회로, 및 그들의 제조방법
EP1805800A2 (en) * 2004-09-28 2007-07-11 Intraglobal Corporation Method for micropackaging of electrical or electromechanical devices and micropackage
US20080296756A1 (en) * 2007-05-30 2008-12-04 Koch James L Heat spreader compositions and materials, integrated circuitry, methods of production and uses thereof
JP2010267954A (ja) * 2009-04-15 2010-11-25 Panasonic Corp 電子機器
JP5381753B2 (ja) * 2010-01-29 2014-01-08 株式会社デンソー 半導体装置およびその製造方法
DE102012107668A1 (de) * 2012-08-21 2014-03-20 Epcos Ag Bauelementanordnung
US9171804B2 (en) * 2012-11-19 2015-10-27 Infineon Technologies Ag Method for fabricating an electronic component
US9530714B2 (en) * 2012-12-13 2016-12-27 Nvidia Corporation Low-profile chip package with modified heat spreader
US9202782B2 (en) * 2013-01-07 2015-12-01 Intel Corporation Embedded package in PCB build up
US9111912B2 (en) * 2013-05-30 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9521754B1 (en) 2013-08-19 2016-12-13 Multek Technologies Limited Embedded components in a substrate
US9053405B1 (en) * 2013-08-27 2015-06-09 Flextronics Ap, Llc Printed RFID circuit
EP3050411B1 (en) 2013-09-23 2019-02-27 Coriant Operations, Inc. Fixation of heat sink on sfp/xfp cage
IT201800004756A1 (it) * 2018-04-20 2019-10-20 Procedimento di realizzazione di un dispositivo semiconduttore sottoposto a sollecitazioni e relativo dispositivo semiconduttore sottoposto a sollecitazioni
TWI720921B (zh) * 2020-07-14 2021-03-01 欣興電子股份有限公司 內埋式元件結構及其製造方法
US11789221B2 (en) * 2021-10-05 2023-10-17 Aeva, Inc. Techniques for device cooling in an optical sub-assembly

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3972062A (en) * 1973-10-04 1976-07-27 Motorola, Inc. Mounting assemblies for a plurality of transistor integrated circuit chips
US4000509A (en) * 1975-03-31 1976-12-28 International Business Machines Corporation High density air cooled wafer package having improved thermal dissipation
US4129042A (en) * 1977-11-18 1978-12-12 Signetics Corporation Semiconductor transducer packaged assembly
US4323914A (en) * 1979-02-01 1982-04-06 International Business Machines Corporation Heat transfer structure for integrated circuit package
US4764659A (en) * 1985-01-26 1988-08-16 Kyocera Corporation Thermal head
CA1226966A (en) * 1985-09-10 1987-09-15 Gabriel Marcantonio Integrated circuit chip package
US5227338A (en) * 1990-04-30 1993-07-13 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
US5019673A (en) * 1990-08-22 1991-05-28 Motorola, Inc. Flip-chip package for integrated circuits
JPH04192552A (ja) * 1990-11-27 1992-07-10 Nec Corp 半導体素子用パッケージ
US5151388A (en) * 1991-05-07 1992-09-29 Hughes Aircraft Company Flip interconnect
US5444300A (en) * 1991-08-09 1995-08-22 Sharp Kabushiki Kaisha Semiconductor apparatus with heat sink
US5289337A (en) * 1992-02-21 1994-02-22 Intel Corporation Heatspreader for cavity down multi-chip module with flip chip
US5352926A (en) * 1993-01-04 1994-10-04 Motorola, Inc. Flip chip package and method of making
US5371404A (en) * 1993-02-04 1994-12-06 Motorola, Inc. Thermally conductive integrated circuit package with radio frequency shielding
US5336639A (en) * 1993-06-28 1994-08-09 Motorola, Inc. Method for securing a semiconductor chip to a leadframe
US5523260A (en) * 1993-08-02 1996-06-04 Motorola, Inc. Method for heatsinking a controlled collapse chip connection device
MY112145A (en) * 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
US5455387A (en) * 1994-07-18 1995-10-03 Olin Corporation Semiconductor package with chip redistribution interposer
US5521406A (en) * 1994-08-31 1996-05-28 Texas Instruments Incorporated Integrated circuit with improved thermal impedance
US5585671A (en) * 1994-10-07 1996-12-17 Nagesh; Voddarahalli K. Reliable low thermal resistance package for high power flip clip ICs
EP0708481A3 (en) * 1994-10-20 1997-04-02 Hughes Aircraft Co Improved thermal bumps for higher performance flipchip type monolithic integrated circuits and manufacturing processes
US5621615A (en) * 1995-03-31 1997-04-15 Hewlett-Packard Company Low cost, high thermal performance package for flip chips with low mechanical stress on chip
DE69621983T2 (de) * 1995-04-07 2002-11-21 Shinko Electric Ind Co Struktur und Verfahren zur Montage eines Halbleiterchips
US5572405A (en) * 1995-06-07 1996-11-05 International Business Machines Corporation (Ibm) Thermally enhanced ball grid array package
KR100230894B1 (ko) * 1995-06-22 1999-11-15 구라우치 노리타카 전력증폭모듈
US5726079A (en) * 1996-06-19 1998-03-10 International Business Machines Corporation Thermally enhanced flip chip package and method of forming
JPH10163400A (ja) * 1996-11-28 1998-06-19 Nitto Denko Corp 半導体装置及びそれに用いる２層リードフレーム

Also Published As

Publication number Publication date
US6081037A (en) 2000-06-27
JP2000156436A (ja) 2000-06-06

Similar Documents

Publication Publication Date Title
JP4493121B2 (ja) 半導体素子および半導体チップのパッケージ方法
US7361986B2 (en) Heat stud for stacked chip package
US7202561B2 (en) Semiconductor package with heat dissipating structure and method of manufacturing the same
US6111313A (en) Integrated circuit package having a stiffener dimensioned to receive heat transferred laterally from the integrated circuit
TWI773404B (zh) 半導體封裝
US20030214049A1 (en) Heat dissipating flip-chip ball grid array
US11776867B2 (en) Chip package
JPH0548000A (ja) 半導体装置
JPH0964099A (ja) 半導体装置及びその実装構造
US7605020B2 (en) Semiconductor chip package
TW546796B (en) Multichip package
WO2008082969A1 (en) Thermally enhanced quad flat no leads (qfn) ic package and method
US20200312734A1 (en) Semiconductor package with an internal heat sink and method for manufacturing the same
JP2002110869A (ja) 半導体装置
JP3922809B2 (ja) 半導体装置
TW200411865A (en) Thermal- enhance MCM package
US8288863B2 (en) Semiconductor package device with a heat dissipation structure and the packaging method thereof
KR20030045950A (ko) 방열판을 구비한 멀티 칩 패키지
JP3253154B2 (ja) 半導体装置用パッケージ及び半導体装置
JPH08264688A (ja) 半導体用セラミックパッケージ
JPH0846086A (ja) ベアチップの搭載構造及び放熱板
JPH09213847A (ja) 半導体集積回路装置及びこの製造方法並びにそれを用いた電子装置
JP2003258165A (ja) 半導体装置
JPH0878616A (ja) マルチチップ・モジュール
US20230069969A1 (en) Package for several integrated circuits

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041217

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20050307

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050310

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060607

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090415

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090715

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090805

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091207

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100308

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100406

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140416

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees