JPH10335521A - 半導体装置 - Google Patents
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- JPH10335521A JPH10335521A JP13865697A JP13865697A JPH10335521A JP H10335521 A JPH10335521 A JP H10335521A JP 13865697 A JP13865697 A JP 13865697A JP 13865697 A JP13865697 A JP 13865697A JP H10335521 A JPH10335521 A JP H10335521A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/02—Details
- H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
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- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
Abstract
(57)【要約】
【課題】 熱抵抗が小さく、しかも半導体チップが割れ
ないようにした安価な半導体装置を提供する。 【解決手段】 セラミックス基板(20)の半導体チップ(2
8)の搭載部位にはサーマルビア部(23)を形成して半導体
チップの熱を放熱する。サーマルビア部の穴(21)の少な
くとも上部を径方向の外方になるに従って浅くなるよう
な形状となし、セラミックス基板とサーマルビア部との
間の境界部位における表面の熱膨張をほぼ連続させる
か、又は半導体チップの直下に応力緩和層(33)を設け
る。
ないようにした安価な半導体装置を提供する。 【解決手段】 セラミックス基板(20)の半導体チップ(2
8)の搭載部位にはサーマルビア部(23)を形成して半導体
チップの熱を放熱する。サーマルビア部の穴(21)の少な
くとも上部を径方向の外方になるに従って浅くなるよう
な形状となし、セラミックス基板とサーマルビア部との
間の境界部位における表面の熱膨張をほぼ連続させる
か、又は半導体チップの直下に応力緩和層(33)を設け
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に主として携帯電話等の機器に使用される高周波増幅
モジュールの構造に関する。
特に主として携帯電話等の機器に使用される高周波増幅
モジュールの構造に関する。
【０００２】
【従来の技術】従来、高周波高出力モジュールでは図６
及び図７に示されるように、銅をベースにしたチップキ
ャリア１０にＦＥＴチップ（半導体チップ）１１を実装
し、これを厚膜回路基板１２にリード１３を介して実装
し、更に放熱を良くするため、それらを金属製ヒートシ
ンク用フィン１４に半田１５で接合した構造が一般的に
知られている。
及び図７に示されるように、銅をベースにしたチップキ
ャリア１０にＦＥＴチップ（半導体チップ）１１を実装
し、これを厚膜回路基板１２にリード１３を介して実装
し、更に放熱を良くするため、それらを金属製ヒートシ
ンク用フィン１４に半田１５で接合した構造が一般的に
知られている。
【０００３】他方、最近の機器の小型化に伴い、モジュ
ールについても小型化も要求される傾向にある。そこ
で、ヒートシンク用フィン１４を使用しない構造が提案
されている。しかし、従来は厚膜回路基板１２にアルミ
ナセラミックス基板が使用されているので、熱抵抗が大
きく、ヒートシンク用フィン１４を用いずにそのまま使
用することはできないという問題があった。
ールについても小型化も要求される傾向にある。そこ
で、ヒートシンク用フィン１４を使用しない構造が提案
されている。しかし、従来は厚膜回路基板１２にアルミ
ナセラミックス基板が使用されているので、熱抵抗が大
きく、ヒートシンク用フィン１４を用いずにそのまま使
用することはできないという問題があった。
【０００４】その対策として、窒化アルミニウム基板
等、高熱伝導性セラミックス基板を用いることが提案さ
れるが、高熱伝導性セラミックス基板は割れやすく、又
技術的に厚膜回路が形成し難い。
等、高熱伝導性セラミックス基板を用いることが提案さ
れるが、高熱伝導性セラミックス基板は割れやすく、又
技術的に厚膜回路が形成し難い。
【０００５】また、特開平６−１３４９１号公報では放
熱を十分に行うために、ダイパッド面積の５〜２０％を
占める複数の柱状サーマルビアをダイパッドから基板を
通して下方ヒートシンクに導く方法が提案されている。
さらに、特開平８−９７３３６号公報でも複数のサーマ
ルビアおよび伝熱板を介して上方キャップから放熱する
方法が提案されている。
熱を十分に行うために、ダイパッド面積の５〜２０％を
占める複数の柱状サーマルビアをダイパッドから基板を
通して下方ヒートシンクに導く方法が提案されている。
さらに、特開平８−９７３３６号公報でも複数のサーマ
ルビアおよび伝熱板を介して上方キャップから放熱する
方法が提案されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記セ
ラミックス基板とサーマルビアを形成する充填金属との
間には熱膨張係数の差が３倍以上あるため、サーマルビ
アの熱抵抗特性上、半導体チップを搭載すべき部位の下
方のセラミックス基板に貫通を設けてその下方に設けら
れるヒートシンクに接続するサーマルビアには半導体チ
ップの占有面積の７０％以上の大口径穴が必要であるこ
とがわかった。そのため、図４及び図５に示されるよう
に、アルミナセラミックス基板２０の半導体チップ２８
直下に金属材料を充填した大口径のサーマルビア部２３
を設けた構造が提案される。
ラミックス基板とサーマルビアを形成する充填金属との
間には熱膨張係数の差が３倍以上あるため、サーマルビ
アの熱抵抗特性上、半導体チップを搭載すべき部位の下
方のセラミックス基板に貫通を設けてその下方に設けら
れるヒートシンクに接続するサーマルビアには半導体チ
ップの占有面積の７０％以上の大口径穴が必要であるこ
とがわかった。そのため、図４及び図５に示されるよう
に、アルミナセラミックス基板２０の半導体チップ２８
直下に金属材料を充填した大口径のサーマルビア部２３
を設けた構造が提案される。
【０００７】即ち、アルミナセラミックス基板２０には
角型の穴２１があけられ、その中に銀系や銅系等、高熱
伝導性の金属ペースト２２が充填され、焼成されてサー
マルビア部２３が形成されている。また、アルミナセラ
ミックス基板２０の表面及び裏面には銀系や銅系等の配
線用厚膜金属２４、２５、２６、２７が印刷により形成
されている。ここで、２４はソース電極、２５はゲート
電極、２６はドレイン電極、２７は裏面電極で、各々１
０μｍ前後の厚さに形成されている。また、アルミナセ
ラミックス基板２０のサーマルビア部２３の直上にはＦ
ＥＴチップ２８がＡｕ系半田２９でダイボンドされ、金
線３１でアルミナセラミックス基板２０上の配線用厚膜
金属２４、２５、２６、２７に結線されている。
角型の穴２１があけられ、その中に銀系や銅系等、高熱
伝導性の金属ペースト２２が充填され、焼成されてサー
マルビア部２３が形成されている。また、アルミナセラ
ミックス基板２０の表面及び裏面には銀系や銅系等の配
線用厚膜金属２４、２５、２６、２７が印刷により形成
されている。ここで、２４はソース電極、２５はゲート
電極、２６はドレイン電極、２７は裏面電極で、各々１
０μｍ前後の厚さに形成されている。また、アルミナセ
ラミックス基板２０のサーマルビア部２３の直上にはＦ
ＥＴチップ２８がＡｕ系半田２９でダイボンドされ、金
線３１でアルミナセラミックス基板２０上の配線用厚膜
金属２４、２５、２６、２７に結線されている。
【０００８】しかし、かかる構造では、サーマルビア部
２３とアルミナセラミックス基板２０との間の境界を越
えてＦＥＴチップ２８が実装されると、サーマルビア部
２３の充填金属材料２２とアルミナセラミックス基板２
０との間の熱膨張の差に起因してＦＥＴチップ２８の境
界上の部位に大きな応力が作用し、図５に示されるよう
に、クラック３１が発生するという問題が新たに発生し
た。
２３とアルミナセラミックス基板２０との間の境界を越
えてＦＥＴチップ２８が実装されると、サーマルビア部
２３の充填金属材料２２とアルミナセラミックス基板２
０との間の熱膨張の差に起因してＦＥＴチップ２８の境
界上の部位に大きな応力が作用し、図５に示されるよう
に、クラック３１が発生するという問題が新たに発生し
た。
【０００９】本発明は、かかる問題点に鑑み、熱抵抗が
小さく、しかも半導体チップが割れないようにした安価
な半導体装置を提供することを目的とする。
小さく、しかも半導体チップが割れないようにした安価
な半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】そこで、本発明に係る半
導体装置は、セラミックス基板の少なくとも表面に配線
用厚膜回路を形成するとともに、半導体チップを搭載
し、該半導体チップと配線用厚膜回路とを結線してなる
半導体装置において、上記セラミックス基板の半導体チ
ップを搭載すべき部位には半導体チップの占有面積の７
０％以上の大口径穴が形成され、該穴内には高熱伝導性
の充填材料が充填されて上記半導体チップの熱を放熱す
る大口径サーマルビア部が構成され、さらに、上記穴
は、上部が口径外方に広がる形状をなす熱応力緩和部を
有することを特徴とする。
導体装置は、セラミックス基板の少なくとも表面に配線
用厚膜回路を形成するとともに、半導体チップを搭載
し、該半導体チップと配線用厚膜回路とを結線してなる
半導体装置において、上記セラミックス基板の半導体チ
ップを搭載すべき部位には半導体チップの占有面積の７
０％以上の大口径穴が形成され、該穴内には高熱伝導性
の充填材料が充填されて上記半導体チップの熱を放熱す
る大口径サーマルビア部が構成され、さらに、上記穴
は、上部が口径外方に広がる形状をなす熱応力緩和部を
有することを特徴とする。
【００１１】本発明の特徴の１つは少なくとも上部が径
方向の外方になるに従って浅くなるような形状のサーマ
ルビア部を設けるようにした点にある。これにより、半
導体チップの熱を確実に放熱できるとともに、サーマル
ビア部が径方向外方になるに従って浅くなっているの
で、サーマルビア部表面が境界部位で急激に膨張するこ
とはなく、周囲のセラミックス基板からほぼ連続した表
面膨張となり、半導体チップには大きな応力が作用せ
ず、半導体チップの割れが発生することはない。また、
サーマルビア部の穴形状を工夫しただけであるので、コ
スト高を招来することもない。
方向の外方になるに従って浅くなるような形状のサーマ
ルビア部を設けるようにした点にある。これにより、半
導体チップの熱を確実に放熱できるとともに、サーマル
ビア部が径方向外方になるに従って浅くなっているの
で、サーマルビア部表面が境界部位で急激に膨張するこ
とはなく、周囲のセラミックス基板からほぼ連続した表
面膨張となり、半導体チップには大きな応力が作用せ
ず、半導体チップの割れが発生することはない。また、
サーマルビア部の穴形状を工夫しただけであるので、コ
スト高を招来することもない。
【００１２】セラミックス基板の材質は特に限定されな
いが、厚膜回路の形成が容易な材質、例えばアルミナセ
ラミックス等を用いるのがよい。サーマルビア部の穴は
底面から径方向の外方になる従って浅くなるような断面
形状としてもよいが、少なくとも上部、即ち穴の深さ方
向の途中から径方向の外方になる従って浅くなるような
断面形状とすれば、所望の熱膨張の連続性を確保するこ
とができる。その上部の具体的形状はテーパー状又はア
ール状を採用できるが、熱膨張の連続性を確保できれば
他の形状としてもよい。
いが、厚膜回路の形成が容易な材質、例えばアルミナセ
ラミックス等を用いるのがよい。サーマルビア部の穴は
底面から径方向の外方になる従って浅くなるような断面
形状としてもよいが、少なくとも上部、即ち穴の深さ方
向の途中から径方向の外方になる従って浅くなるような
断面形状とすれば、所望の熱膨張の連続性を確保するこ
とができる。その上部の具体的形状はテーパー状又はア
ール状を採用できるが、熱膨張の連続性を確保できれば
他の形状としてもよい。
【００１３】サーマルビア部の大きさは熱抵抗特性に密
接に関係し、サーマルビア部の穴はの底部面積を半導体
チップの占有面積の約７０％以上とすることが望まし
い。サールマビア部の穴の形状は特に限定されないが、
半導体チップの搭載作業性を考慮すると、一般的な半導
体チップの形状に相応する角穴とするのがよい。
接に関係し、サーマルビア部の穴はの底部面積を半導体
チップの占有面積の約７０％以上とすることが望まし
い。サールマビア部の穴の形状は特に限定されないが、
半導体チップの搭載作業性を考慮すると、一般的な半導
体チップの形状に相応する角穴とするのがよい。
【００１４】また、サーマルビア部の表面面積は半導体
チップへの応力に密接に関係し、表面積が半導体チップ
に比して小さいと、サーマルビア部表面の熱膨張はセラ
ミックス基板とはほぼ連続しているが、中央に向けて急
に増大し、半導体チップへの影響が懸念される。そこ
で、穴の少なくとも上部が径方向の外方になるに従って
浅くなりかつ半導体チップの占有面積を越える表面面積
を有する形状に形成するのが好ましい。
チップへの応力に密接に関係し、表面積が半導体チップ
に比して小さいと、サーマルビア部表面の熱膨張はセラ
ミックス基板とはほぼ連続しているが、中央に向けて急
に増大し、半導体チップへの影響が懸念される。そこ
で、穴の少なくとも上部が径方向の外方になるに従って
浅くなりかつ半導体チップの占有面積を越える表面面積
を有する形状に形成するのが好ましい。
【００１５】また、上記ではサーマルビア部の穴の断面
形状を工夫することによって半導体チップへの応力集中
に対応しているが、半導体チップの下側に応力緩和層を
設け、サーマルビア部とセラミックス基板との間の境界
部位における熱膨張差に起因して半導体チップに作用す
る応力集中を緩和するようにしてもよい。
形状を工夫することによって半導体チップへの応力集中
に対応しているが、半導体チップの下側に応力緩和層を
設け、サーマルビア部とセラミックス基板との間の境界
部位における熱膨張差に起因して半導体チップに作用す
る応力集中を緩和するようにしてもよい。
【００１６】即ち、本発明に係る半導体装置は、セラミ
ックス基板の少なくとも表面に配線用厚膜を形成すると
ともに、半導体チップを搭載し、該半導体チップと配線
用厚膜とを結線してなる半導体装置において、上記セラ
ミックス基板の半導体チップを搭載すべき部位には穴が
形成され、該穴内には高熱伝導性の充填材料が充填され
て上記半導体チップの熱を放熱するサーマルビア部が構
成される一方、上記セラミックス基板及びサーマルビア
部の上には上記半導体チップの占有面積よりも大きな面
積を有しかつ上記セラミックス基板とサーマルビア部と
の間の境界部位における表面の熱膨張差による応力を緩
和する応力緩和層が形成されていることを特徴とする。
ックス基板の少なくとも表面に配線用厚膜を形成すると
ともに、半導体チップを搭載し、該半導体チップと配線
用厚膜とを結線してなる半導体装置において、上記セラ
ミックス基板の半導体チップを搭載すべき部位には穴が
形成され、該穴内には高熱伝導性の充填材料が充填され
て上記半導体チップの熱を放熱するサーマルビア部が構
成される一方、上記セラミックス基板及びサーマルビア
部の上には上記半導体チップの占有面積よりも大きな面
積を有しかつ上記セラミックス基板とサーマルビア部と
の間の境界部位における表面の熱膨張差による応力を緩
和する応力緩和層が形成されていることを特徴とする。
【００１７】本発明の特徴の１つは半導体チップの下側
に応力緩和層を設けて半導体チップに作用する集中応力
を緩和するようにした点にある。これにより、サーマル
ビア部によって半導体チップの熱を確実に放熱できると
ともに、サーマルビア部表面が境界部位で急激に膨張し
てもそれに起因する大きな応力を応力緩和層が緩和する
ので、半導体チップには大きな応力が作用せず、半導体
チップの割れが発生することはない。また、応力緩和層
を設けるだけであるので、コスト高を招来することもな
い。
に応力緩和層を設けて半導体チップに作用する集中応力
を緩和するようにした点にある。これにより、サーマル
ビア部によって半導体チップの熱を確実に放熱できると
ともに、サーマルビア部表面が境界部位で急激に膨張し
てもそれに起因する大きな応力を応力緩和層が緩和する
ので、半導体チップには大きな応力が作用せず、半導体
チップの割れが発生することはない。また、応力緩和層
を設けるだけであるので、コスト高を招来することもな
い。
【００１８】応力緩和層の材質はその応力緩和機能を確
保する上で、十分な強度を有するものであればよく、例
えばメタライズ層を採用できる。この応力緩和層は１層
でもよいが、集中応力を確実に緩和する上で、複数積層
してもよい。
保する上で、十分な強度を有するものであればよく、例
えばメタライズ層を採用できる。この応力緩和層は１層
でもよいが、集中応力を確実に緩和する上で、複数積層
してもよい。
【００１９】
【発明の実施の形態】以下、本発明を図面に示す具体例
に基づいて詳細に説明する。 実施の形態１．図１及び図２は本発明の好ましい実施形
態における半導体チップ周辺を示す平面図及び断面図で
あり、これは放熱フィンを使用しない高周波高出力モジ
ュール（Ｈ／Ｐモジュール）に適用した例である。図に
おいて、アルミナセラミックス基板２０にはＦＥＴチッ
プ（半導体チップ）２８の搭載すべき部位にＦＥＴチッ
プ２８の形状に相応する角型の穴２１があけられ、該穴
２１の上部は径方向の外方になるに従って浅くなるよう
なテーパー面３２に形成されている。
に基づいて詳細に説明する。 実施の形態１．図１及び図２は本発明の好ましい実施形
態における半導体チップ周辺を示す平面図及び断面図で
あり、これは放熱フィンを使用しない高周波高出力モジ
ュール（Ｈ／Ｐモジュール）に適用した例である。図に
おいて、アルミナセラミックス基板２０にはＦＥＴチッ
プ（半導体チップ）２８の搭載すべき部位にＦＥＴチッ
プ２８の形状に相応する角型の穴２１があけられ、該穴
２１の上部は径方向の外方になるに従って浅くなるよう
なテーパー面３２に形成されている。
【００２０】この穴２１の底部面積は熱抵抗特性上、Ｆ
ＥＴチップ２８の占有面積の７０％以上に、穴２１の表
面側の面積はＦＥＴチップ２８の占有面積よりも大きく
設定されている。この穴２１内には銀系又は銅系等の金
属ペースト（高熱伝導性の充填材料）２２が充填されて
焼成され、ＦＥＴチップ２８の熱を放熱するサーマルビ
ア部２３が構成されている。
ＥＴチップ２８の占有面積の７０％以上に、穴２１の表
面側の面積はＦＥＴチップ２８の占有面積よりも大きく
設定されている。この穴２１内には銀系又は銅系等の金
属ペースト（高熱伝導性の充填材料）２２が充填されて
焼成され、ＦＥＴチップ２８の熱を放熱するサーマルビ
ア部２３が構成されている。
【００２１】アルミナセラミックス基板２０の表面及び
裏面には銀系又は銅系の配線用厚膜金属が印刷され、配
線用厚膜回路である厚さ１０μｍ前後のソース電極２
４、ゲート電極２５、ドレイン電極２６及び裏面電極２
７が形成されている。アルミナセラミックス基板２０の
サーマルビア部２３上にはＦＥＴチップ２８が載置され
てＡｕ系半田２９でダイボンドされ、ＦＥＴチップ２８
とアルミナセラミックス基板２０上の各電極２４、２
５、２６とが金線３０で結線されている。
裏面には銀系又は銅系の配線用厚膜金属が印刷され、配
線用厚膜回路である厚さ１０μｍ前後のソース電極２
４、ゲート電極２５、ドレイン電極２６及び裏面電極２
７が形成されている。アルミナセラミックス基板２０の
サーマルビア部２３上にはＦＥＴチップ２８が載置され
てＡｕ系半田２９でダイボンドされ、ＦＥＴチップ２８
とアルミナセラミックス基板２０上の各電極２４、２
５、２６とが金線３０で結線されている。
【００２２】ＦＥＴチップ２８が位置ずれし、サーマル
ビア部２３とアルミナセラミックス基板２０の境界にダ
イボンドされた場合、サーマルビア部２３の充填金属材
料２２とアルミナセラミックスの熱膨張係数の差は約３
倍あるので、ＦＥＴチップ２３の境界上の部位には引っ
張り応力が加わり、図５のようにクラック３１が発生す
るおそれがある。
ビア部２３とアルミナセラミックス基板２０の境界にダ
イボンドされた場合、サーマルビア部２３の充填金属材
料２２とアルミナセラミックスの熱膨張係数の差は約３
倍あるので、ＦＥＴチップ２３の境界上の部位には引っ
張り応力が加わり、図５のようにクラック３１が発生す
るおそれがある。
【００２３】これに対し、本実施の形態ではサーマルビ
ア部２３の表面側部分をテーパー面３２に形成している
ので、サーマルビア部２３の表面の膨張は中央側から境
界に向かうほど小さく、アルミナセラミックス基板２０
とほぼ連続したものとなる。その結果、両者の境界上に
発生する応力は小さく、ＦＥＴチップ２８には従来のよ
うな大きな集中応力は作用せず、割れが発生することは
ない。
ア部２３の表面側部分をテーパー面３２に形成している
ので、サーマルビア部２３の表面の膨張は中央側から境
界に向かうほど小さく、アルミナセラミックス基板２０
とほぼ連続したものとなる。その結果、両者の境界上に
発生する応力は小さく、ＦＥＴチップ２８には従来のよ
うな大きな集中応力は作用せず、割れが発生することは
ない。
【００２４】アルミナセラミックス基板２０の厚さを
０．６３５ｍｍ、サーマルビア部２３の底部面積を１ｍ
ｍ2とした場合、テーパー面３２の深さを１５μｍ、横
方向寸法を１５μｍとすると、ＦＥＴチップ２３への応
力を約２０％低減できることが確認された。また、テー
パー面３２の深さは深い方が効果が大きいことが分かっ
た。
０．６３５ｍｍ、サーマルビア部２３の底部面積を１ｍ
ｍ2とした場合、テーパー面３２の深さを１５μｍ、横
方向寸法を１５μｍとすると、ＦＥＴチップ２３への応
力を約２０％低減できることが確認された。また、テー
パー面３２の深さは深い方が効果が大きいことが分かっ
た。
【００２５】実施の形態２．図３は本発明の他の実施形
態を示す。図において図１及び図２と同一符号は同一又
は相当部分を示す。本例ではＦＥＴチップ２８のダイボ
ンド部２９の直下に厚さ約１０μｍのメタライズ層（応
力緩和層）３３が更に１層重ねられている。このメタラ
イズ層３３は厚膜ペーストをＦＥＴチップ２８の占有面
積よりも大きな面積に印刷することにより形成されてい
る。
態を示す。図において図１及び図２と同一符号は同一又
は相当部分を示す。本例ではＦＥＴチップ２８のダイボ
ンド部２９の直下に厚さ約１０μｍのメタライズ層（応
力緩和層）３３が更に１層重ねられている。このメタラ
イズ層３３は厚膜ペーストをＦＥＴチップ２８の占有面
積よりも大きな面積に印刷することにより形成されてい
る。
【００２６】サーマルビア部２３にはアルミナセラミッ
クス基板２０の境界部位において両者の熱膨張係数の差
に起因して急激な表面膨張が発生するが、従来構造に見
られる配線用厚膜金属２４に加え、さらにメタライズ層
３３を設けているので、サーマルビア部２３の境界部位
における大きな応力は配線用厚膜金属２４及びメタライ
ズ層３３によって緩和され、ＦＥＴチップ２８にはほと
んど影響しない。
クス基板２０の境界部位において両者の熱膨張係数の差
に起因して急激な表面膨張が発生するが、従来構造に見
られる配線用厚膜金属２４に加え、さらにメタライズ層
３３を設けているので、サーマルビア部２３の境界部位
における大きな応力は配線用厚膜金属２４及びメタライ
ズ層３３によって緩和され、ＦＥＴチップ２８にはほと
んど影響しない。
【００２７】本例のＨ／Ｐモジュールでは１０μｍのソ
ース電極２４に加え、１０μｍのメタライズ層３３を形
成することにより、ＦＥＴチップ２８に発生する最大主
応力を約２５％減少できることが分かった。
ース電極２４に加え、１０μｍのメタライズ層３３を形
成することにより、ＦＥＴチップ２８に発生する最大主
応力を約２５％減少できることが分かった。
【００２８】
【発明の効果】本発明によれば、大口径のサーマルビア
部を設け、その口部が拡大されているので、サーマルビ
ア部から基板へと熱膨張率がほぼ連続して変化するの
で、サーマルビア部と基板との熱膨張率差によって生ず
る応力集中を分散させ、サーマルビア部上に搭載される
半導体チップのクラック発生を有効に防止でき、しかも
熱を確実に放熱できる結果、モジュールの小型化が容易
に実現でき、機器の小型化に対応できる。
部を設け、その口部が拡大されているので、サーマルビ
ア部から基板へと熱膨張率がほぼ連続して変化するの
で、サーマルビア部と基板との熱膨張率差によって生ず
る応力集中を分散させ、サーマルビア部上に搭載される
半導体チップのクラック発生を有効に防止でき、しかも
熱を確実に放熱できる結果、モジュールの小型化が容易
に実現でき、機器の小型化に対応できる。
【００２９】また、サーマルビア部の口部の拡大により
その領域に半導体チップを確実に搭載でき、基板との境
界部に半導体チップが搭載されることがなく、クラック
発生を確実に防止することができる。
その領域に半導体チップを確実に搭載でき、基板との境
界部に半導体チップが搭載されることがなく、クラック
発生を確実に防止することができる。
【００３０】また、サーマルビア部の穴形状を工夫する
ことに代え、半導体チップの下側に応力緩和層を設ける
ようにしたので、半導体チップに作用する集中応力を緩
和することができる。その結果、いずれの場合にも半導
体チップには大きな応力が作用せず、半導体チップに割
れが発生するのを防止できる。
ことに代え、半導体チップの下側に応力緩和層を設ける
ようにしたので、半導体チップに作用する集中応力を緩
和することができる。その結果、いずれの場合にも半導
体チップには大きな応力が作用せず、半導体チップに割
れが発生するのを防止できる。
【００３１】さらに、サーマルビアの形状を工夫する
か、応力緩和層を設けるだけであるので、コスト高を招
来することもない。
か、応力緩和層を設けるだけであるので、コスト高を招
来することもない。
【図１】 本発明に係る半導体装置の好ましい実施形態
におけるＦＥＴチップ周辺を示す平面図である。
におけるＦＥＴチップ周辺を示す平面図である。
【図２】 図１の要部拡大断面図である。
【図３】 第２の実施形態を示す要部拡大断面図であ
る。
る。
【図４】 発明が解決しようとする課題を説明するため
の平面図である。
の平面図である。
【図５】 図４の断面図である。
【図６】 従来の高周波高出力モジュールを示す平面図
である。
である。
【図７】 図５の断面図である。
２０ アルミナセラミックス基板、２１ 穴、２２ 充
填金属材料（高熱伝導性材料）、２３ サーマルビア
部、２４、２５、２６、２７ 配線用厚膜回路、２８
ＦＥＴチップ（半導体チップ）、２９ ボンディング
部、３０ 結線、３１ クラック、３２ テーパー面、
３３ メタライズ層（応力緩和層）。
填金属材料（高熱伝導性材料）、２３ サーマルビア
部、２４、２５、２６、２７ 配線用厚膜回路、２８
ＦＥＴチップ（半導体チップ）、２９ ボンディング
部、３０ 結線、３１ クラック、３２ テーパー面、
３３ メタライズ層（応力緩和層）。
フロントページの続き (72)発明者 吉田 一男 兵庫県川西市久代３丁目13番21号 株式会 社ケーディーエル内
Claims (5)
- 【請求項１】 セラミックス基板の少なくとも表面に配
線用厚膜回路を形成するとともに、半導体チップを搭載
し、該半導体チップと配線用厚膜回路とを結線してなる
半導体装置において、 上記セラミックス基板の半導体チップを搭載すべき部位
には半導体チップの占有面積の７０％以上の大口径穴が
形成され、該穴内には高熱伝導性の充填材料が充填され
て上記半導体チップの熱を放熱する大口径サーマルビア
部が構成され、さらに、上記穴上部は口径外方に広が
り、サーマルビア部と基板との境界部位における熱膨張
差に基づく応力を分散させる熱応力緩和部を形成してな
ることを特徴とする半導体装置。 - 【請求項２】 上記半導体チップが、基板との熱膨張差
に関してシリコン半導体より大きい化合物半導体から形
成され、上記サーマルビア部はその拡大された口部表面
積が上記半導体チップの占有面積を越える請求項１記載
の半導体装置。 - 【請求項３】 セラミックス基板の少なくとも表面に配
線用厚膜回路を形成するとともに、半導体チップを搭載
し、該半導体チップと配線用厚膜回路とを結線してなる
半導体装置において、 上記セラミックス基板の半導体チップを搭載すべき部位
には半導体チップの占有面積の７０％以上の大口径穴が
形成され、該穴内には高熱伝導性の充填材料が充填され
て上記半導体チップの熱を放熱する大口径サーマルビア
部が構成され、上記セラミックス基板及びサーマルビア
部の上には上記半導体チップの占有面積よりも大きな面
積を有しかつ上記セラミックス基板とサーマルビア部と
の間の境界部位における表面の熱膨張差による応力を緩
和する応力緩和層が形成されていることを特徴とする半
導体装置。 - 【請求項４】 上記応力緩和層がメタライズ層である請
求項３記載の半導体装置。 - 【請求項５】 上記応力緩和層が複数積層されている請
求項４又は５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13865697A JP3650689B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13865697A JP3650689B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335521A true JPH10335521A (ja) | 1998-12-18 |
| JP3650689B2 JP3650689B2 (ja) | 2005-05-25 |
Family
ID=15227083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13865697A Expired - Lifetime JP3650689B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3650689B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000049657A1 (en) * | 1999-02-17 | 2000-08-24 | Conexant Systems, Inc. | Leadless chip carrier design and structure |
| JP2002368277A (ja) * | 2001-06-05 | 2002-12-20 | Rohm Co Ltd | チップ型半導体発光装置 |
| WO2003010796A2 (en) | 2001-07-26 | 2003-02-06 | Conexant Systems, Inc. | Structure and method for fabrication of a leadless chip carrier with embedded antenna |
| WO2003017324A2 (en) | 2001-08-14 | 2003-02-27 | Conexant Systems, Inc. | Structure and method for fabrication of a leadless chip carrier with embedded inductor |
| US6611055B1 (en) | 2000-11-15 | 2003-08-26 | Skyworks Solutions, Inc. | Leadless flip chip carrier design and structure |
| US6867493B2 (en) | 2000-11-15 | 2005-03-15 | Skyworks Solutions, Inc. | Structure and method for fabrication of a leadless multi-die carrier |
| US6960824B1 (en) | 2000-11-15 | 2005-11-01 | Skyworks Solutions, Inc. | Structure and method for fabrication of a leadless chip carrier |
| JP2006524904A (ja) * | 2003-02-10 | 2006-11-02 | スカイワークス ソリューションズ，インコーポレイテッド | インダクタンスが減少し、ダイ接着剤の流出が減少した半導体ダイパッケージ |
| JP2007081379A (ja) * | 2005-08-18 | 2007-03-29 | Daikin Ind Ltd | モジュール |
| JP2011040498A (ja) * | 2009-08-07 | 2011-02-24 | Seiko Instruments Inc | 電子部品用基板及び発光デバイス |
| JP2011507276A (ja) * | 2007-12-11 | 2011-03-03 | イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー | サーマルビアを有するセラミック基板 |
| JP2011119343A (ja) * | 2009-12-01 | 2011-06-16 | Mitsuboshi Belting Ltd | 素子搭載基板及び発光装置 |
-
1997
- 1997-05-28 JP JP13865697A patent/JP3650689B2/ja not_active Expired - Lifetime
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6921972B1 (en) | 1999-02-17 | 2005-07-26 | Skyworks Solutions, Inc. | Leadless chip carrier design and structure |
| US6191477B1 (en) * | 1999-02-17 | 2001-02-20 | Conexant Systems, Inc. | Leadless chip carrier design and structure |
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| US6582979B2 (en) | 2000-11-15 | 2003-06-24 | Skyworks Solutions, Inc. | Structure and method for fabrication of a leadless chip carrier with embedded antenna |
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| US6867493B2 (en) | 2000-11-15 | 2005-03-15 | Skyworks Solutions, Inc. | Structure and method for fabrication of a leadless multi-die carrier |
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| WO2003010796A2 (en) | 2001-07-26 | 2003-02-06 | Conexant Systems, Inc. | Structure and method for fabrication of a leadless chip carrier with embedded antenna |
| WO2003017324A2 (en) | 2001-08-14 | 2003-02-27 | Conexant Systems, Inc. | Structure and method for fabrication of a leadless chip carrier with embedded inductor |
| JP2006524904A (ja) * | 2003-02-10 | 2006-11-02 | スカイワークス ソリューションズ，インコーポレイテッド | インダクタンスが減少し、ダイ接着剤の流出が減少した半導体ダイパッケージ |
| JP2007081379A (ja) * | 2005-08-18 | 2007-03-29 | Daikin Ind Ltd | モジュール |
| JP2011507276A (ja) * | 2007-12-11 | 2011-03-03 | イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー | サーマルビアを有するセラミック基板 |
| JP2011040498A (ja) * | 2009-08-07 | 2011-02-24 | Seiko Instruments Inc | 電子部品用基板及び発光デバイス |
| JP2011119343A (ja) * | 2009-12-01 | 2011-06-16 | Mitsuboshi Belting Ltd | 素子搭載基板及び発光装置 |
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|---|---|
| JP3650689B2 (ja) | 2005-05-25 |
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