JPH0613487A - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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- JPH0613487A JPH0613487A JP16594292A JP16594292A JPH0613487A JP H0613487 A JPH0613487 A JP H0613487A JP 16594292 A JP16594292 A JP 16594292A JP 16594292 A JP16594292 A JP 16594292A JP H0613487 A JPH0613487 A JP H0613487A
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
Abstract
(57)【要約】
【目的】 薄膜多層配線層を備えたセラミック系多層配
線板を用いた構成において、薄膜多層配線層上に搭載・
実装された半導体素子の発熱を容易に放熱し、常に所要
機能の保持・発揮が可能なマルチチップモジュールの提
供を目的とする。 【構成】 セラミック系多層配線板１と、前記セラミッ
ク系多層配線板１の一主面上に形成された合成樹脂絶縁
層−導体パターン層系で、かつ接続用ヴィアホール10を
備えた薄膜多層配線層２と、前記薄膜多層配線層２上に
搭載・固定された絶縁性チップキャリア９と、前記絶縁
性チップキャリア９面上にマウントされ、かつ薄膜多層
配線層２に電気的に接続された半導体素子３とを具備し
て成り、前記接続用ヴィアホール10のうち半導体素子３
がマウントされた領域下に存在する接続用ヴィアホール
10a は薄膜多層配線層２を貫通し、かつ少なくともセラ
ミック系多層配線板１面まで延設されていることを特徴
とする。
線板を用いた構成において、薄膜多層配線層上に搭載・
実装された半導体素子の発熱を容易に放熱し、常に所要
機能の保持・発揮が可能なマルチチップモジュールの提
供を目的とする。 【構成】 セラミック系多層配線板１と、前記セラミッ
ク系多層配線板１の一主面上に形成された合成樹脂絶縁
層−導体パターン層系で、かつ接続用ヴィアホール10を
備えた薄膜多層配線層２と、前記薄膜多層配線層２上に
搭載・固定された絶縁性チップキャリア９と、前記絶縁
性チップキャリア９面上にマウントされ、かつ薄膜多層
配線層２に電気的に接続された半導体素子３とを具備し
て成り、前記接続用ヴィアホール10のうち半導体素子３
がマウントされた領域下に存在する接続用ヴィアホール
10a は薄膜多層配線層２を貫通し、かつ少なくともセラ
ミック系多層配線板１面まで延設されていることを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明はマルチチップモジュール
に係り、特に高速の動作が要求される半導体素子を搭載
・実装するマルチチップモジュールに関する。
に係り、特に高速の動作が要求される半導体素子を搭載
・実装するマルチチップモジュールに関する。
【０００２】
【従来の技術】たとえば大型コンピュータや画像処理装
置など、高速な動作が要求される電子機器に使用される
マルチチップモジュールは、一般に図２に構成の要部を
示すような構成を成している。すなわち、セラミック系
多層配線板１の一主面の所定領域内に、合成樹脂絶縁層
と導体パターン層とを交互に積層して成る薄膜多層配線
層２が、一体的に形成されている。また、この薄膜多層
配線層２面に形成されたダイボンディングパッド（図示
せず）上には、高速で動作する半導体素子３が、たとえ
ば導電性エポキシ樹脂によりマウントされており、ボン
ディングワイヤ４により薄膜多層配線層２と電気的に接
続されている。さらに、このような薄膜多層配線層２を
含む半導体素子３が実装されたセラミック系多層配線板
１の一主面の周縁部には、シールリング（ウエルドリン
グ）５が銀ロー付けなどにより固着されており、このシ
ールリング５の面上には、前記ボンディングワイヤ４を
含め薄膜多層配線層２および半導体素子３などのチップ
部品を一体的に気密封止する封止体、たとえばメタルキ
ャップ６の開口端縁部6aが、溶接され気密に封着されて
いる。またさらに、セラミック系多層配線板１の前記メ
タルキャップ６で封止した外周面に、薄膜多層配線層２
などに電気的に接続された複数のI/O リードピン（図示
せず）が導出されているとともに、セラミック系多層配
線板１の他方の一主面（裏面）には、前記半導体素子３
の駆動・動作による発熱の放熱を図るため、いわゆる放
熱フィン７が配設されている。なお、通常このようなマ
ルチチップモジュールの構成においては、信号の伝播遅
延時間の低減を図り、もって高性能化に対応するため
に、薄膜多層配線層２の絶縁層として、比誘電率が約3.
5 と低いポリイミド系樹脂などが用いられている。
置など、高速な動作が要求される電子機器に使用される
マルチチップモジュールは、一般に図２に構成の要部を
示すような構成を成している。すなわち、セラミック系
多層配線板１の一主面の所定領域内に、合成樹脂絶縁層
と導体パターン層とを交互に積層して成る薄膜多層配線
層２が、一体的に形成されている。また、この薄膜多層
配線層２面に形成されたダイボンディングパッド（図示
せず）上には、高速で動作する半導体素子３が、たとえ
ば導電性エポキシ樹脂によりマウントされており、ボン
ディングワイヤ４により薄膜多層配線層２と電気的に接
続されている。さらに、このような薄膜多層配線層２を
含む半導体素子３が実装されたセラミック系多層配線板
１の一主面の周縁部には、シールリング（ウエルドリン
グ）５が銀ロー付けなどにより固着されており、このシ
ールリング５の面上には、前記ボンディングワイヤ４を
含め薄膜多層配線層２および半導体素子３などのチップ
部品を一体的に気密封止する封止体、たとえばメタルキ
ャップ６の開口端縁部6aが、溶接され気密に封着されて
いる。またさらに、セラミック系多層配線板１の前記メ
タルキャップ６で封止した外周面に、薄膜多層配線層２
などに電気的に接続された複数のI/O リードピン（図示
せず）が導出されているとともに、セラミック系多層配
線板１の他方の一主面（裏面）には、前記半導体素子３
の駆動・動作による発熱の放熱を図るため、いわゆる放
熱フィン７が配設されている。なお、通常このようなマ
ルチチップモジュールの構成においては、信号の伝播遅
延時間の低減を図り、もって高性能化に対応するため
に、薄膜多層配線層２の絶縁層として、比誘電率が約3.
5 と低いポリイミド系樹脂などが用いられている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成のマルチチップモジュールにおいて、実用上、次のよ
うな不都合な問題がある。すなわち、搭載・実装されて
いる半導体素子３の高速・動作による発熱の増大にも拘
らず、一方では薄膜多層配線層２の絶縁層を構成するポ
リイミド系樹脂などの熱伝導率が 0.2 W／ m・k と低
く、薄膜多層配線層２の熱抵抗が比較的大きいため、前
記発熱の放散を十分に行い得ず、結果的に半導体素子３
のジャンクション温度が上昇し、マルチチップモジュー
ルの信頼性を損なったり、性能の劣化（低下）を招来す
るという問題がある。
成のマルチチップモジュールにおいて、実用上、次のよ
うな不都合な問題がある。すなわち、搭載・実装されて
いる半導体素子３の高速・動作による発熱の増大にも拘
らず、一方では薄膜多層配線層２の絶縁層を構成するポ
リイミド系樹脂などの熱伝導率が 0.2 W／ m・k と低
く、薄膜多層配線層２の熱抵抗が比較的大きいため、前
記発熱の放散を十分に行い得ず、結果的に半導体素子３
のジャンクション温度が上昇し、マルチチップモジュー
ルの信頼性を損なったり、性能の劣化（低下）を招来す
るという問題がある。
【０００４】本発明は上記事情に対処してなされたもの
で、薄膜多層配線層を備えたセラミック系多層配線板を
用いた構成において、薄膜多層配線層上に搭載・実装さ
れた半導体素子の発熱を容易に放熱し、常に所要機能の
保持・発揮が可能なマルチチップモジュールの提供を目
的とする。
で、薄膜多層配線層を備えたセラミック系多層配線板を
用いた構成において、薄膜多層配線層上に搭載・実装さ
れた半導体素子の発熱を容易に放熱し、常に所要機能の
保持・発揮が可能なマルチチップモジュールの提供を目
的とする。
【０００５】
【課題を解決するための手段】本発明に係るマルチチッ
プモジュールは、セラミック系多層配線板と、前記セラ
ミック系多層配線板の一主面上に形成された合成樹脂絶
縁層−導体パターン層系で、かつ接続用ヴィアホールを
備えた薄膜多層配線層と、前記薄膜多層配線層上に搭載
・固定された絶縁性チップキャリアと、前記絶縁性チッ
プキャリア面上にマウントされ、かつ薄膜多層配線層に
電気的に接続された半導体素子とを具備して成り、前記
接続用ヴィアホールのうち半導体素子がマウントされた
領域下に存在する接続用ヴィアホールは薄膜多層配線層
を貫通し、かつ少なくともセラミック系多層配線板面ま
で延設されていることを特徴とする。
プモジュールは、セラミック系多層配線板と、前記セラ
ミック系多層配線板の一主面上に形成された合成樹脂絶
縁層−導体パターン層系で、かつ接続用ヴィアホールを
備えた薄膜多層配線層と、前記薄膜多層配線層上に搭載
・固定された絶縁性チップキャリアと、前記絶縁性チッ
プキャリア面上にマウントされ、かつ薄膜多層配線層に
電気的に接続された半導体素子とを具備して成り、前記
接続用ヴィアホールのうち半導体素子がマウントされた
領域下に存在する接続用ヴィアホールは薄膜多層配線層
を貫通し、かつ少なくともセラミック系多層配線板面ま
で延設されていることを特徴とする。
【０００６】
【作用】本発明に係るマルチチップモジュールにおいて
は、セラミック系多層配線板上に設けられた薄膜多層配
線層の接続用ヴィアホールのうち、半導体素子がマウン
トされた領域下に存在（位置）する接続用ヴィアホール
は薄膜多層配線層を貫通させた形としているため、その
接続用ヴィアホールが半導体素子の駆動・動作に伴う発
熱を、容易にないし効果的にセラミック系多層配線板側
へ伝導することになる。つまり、熱伝導性が劣る薄膜多
層配線層のうち、半導体素子の動作に伴う発熱を単的に
（直ちに）受ける領域においては、接続用ヴィアホール
の良熱伝導性（たとえば銅の熱伝導率は約 400 W／ m・
k ）を利用する構成と成っている。このため、前記半導
体素子はチップキャリアによって電気的な絶縁を保持し
ながら、一方ではその動作に伴う発熱が速やかにセラミ
ック系多層配線板側へ伝導し、半導体素子の動作に伴う
発熱の放熱を助長することになり、マルチチップモジュ
ールの信頼性向上などに寄与する。
は、セラミック系多層配線板上に設けられた薄膜多層配
線層の接続用ヴィアホールのうち、半導体素子がマウン
トされた領域下に存在（位置）する接続用ヴィアホール
は薄膜多層配線層を貫通させた形としているため、その
接続用ヴィアホールが半導体素子の駆動・動作に伴う発
熱を、容易にないし効果的にセラミック系多層配線板側
へ伝導することになる。つまり、熱伝導性が劣る薄膜多
層配線層のうち、半導体素子の動作に伴う発熱を単的に
（直ちに）受ける領域においては、接続用ヴィアホール
の良熱伝導性（たとえば銅の熱伝導率は約 400 W／ m・
k ）を利用する構成と成っている。このため、前記半導
体素子はチップキャリアによって電気的な絶縁を保持し
ながら、一方ではその動作に伴う発熱が速やかにセラミ
ック系多層配線板側へ伝導し、半導体素子の動作に伴う
発熱の放熱を助長することになり、マルチチップモジュ
ールの信頼性向上などに寄与する。
【０００７】
【実施例】以下図１を参照して本発明の実施例を説明す
る。
る。
【０００８】図１は、本発明に係るマルチチップモジュ
ールの要部構成例を示す断面図である。図１において、
１はアルミナなどのセラミックを絶縁体とする同時焼成
の厚膜多層配線板を示し、その厚膜多層配線板１の一主
面の所定領域内には、ポリイミド系樹脂のような比誘電
率の低い合成樹脂絶縁層と導体パターン層とを交互に積
層して成る薄膜多層配線層２が一体的に形成されてい
る。そして、この薄膜多層配線層２面上には、熱伝導率
の高い絶縁性マウント材８および絶縁性チップキャリア
９を介して、高速に動作する半導体素子３が搭載・実装
されている。ここで、半導体素子３は一次的に絶縁性チ
ップキャリア９に搭載（TAB)され、かつワイヤボンディ
ングされた形で、薄膜多層配線層２面上に絶縁性マウン
ト材８を介して一体化し、半導体素子３と薄膜多層配線
層２との電気的な接続は、 TABリード4a，およびボンデ
ィングワイヤ4bによって成されている。
ールの要部構成例を示す断面図である。図１において、
１はアルミナなどのセラミックを絶縁体とする同時焼成
の厚膜多層配線板を示し、その厚膜多層配線板１の一主
面の所定領域内には、ポリイミド系樹脂のような比誘電
率の低い合成樹脂絶縁層と導体パターン層とを交互に積
層して成る薄膜多層配線層２が一体的に形成されてい
る。そして、この薄膜多層配線層２面上には、熱伝導率
の高い絶縁性マウント材８および絶縁性チップキャリア
９を介して、高速に動作する半導体素子３が搭載・実装
されている。ここで、半導体素子３は一次的に絶縁性チ
ップキャリア９に搭載（TAB)され、かつワイヤボンディ
ングされた形で、薄膜多層配線層２面上に絶縁性マウン
ト材８を介して一体化し、半導体素子３と薄膜多層配線
層２との電気的な接続は、 TABリード4a，およびボンデ
ィングワイヤ4bによって成されている。
【０００９】一方、前記薄膜多層配線層２の構成におい
ては、接続用ヴィアホール10のうち、所要の半導体素子
３をマウントする領域面に対応する領域に存在する接続
用ヴィアホール10a を、所要の層間接続領域内のみとせ
ず薄膜多層配線層２を貫通する形に形成してある。つま
り、半導体素子３をマウントする領域に存在する接続用
ヴィアホール10a は、層間接続という本来の機能・役割
を果たしながら、一端側が絶縁性マウント材８に、他端
側がセラミック系の厚膜多層配線板１にそれぞれ対接す
るように配置・構成されている。なお、この構成におい
て、薄膜多層配線層２の内層パターンに支障を招かない
く領域に、本来の接続用ヴィアホール10a 以外にダミー
の接続用ヴィアホールを貫通・形設しておいてもよい。
ここで、前記貫通化した接続用ヴィアホール10a は、絶
縁性マウント材８ないし絶縁性チップキャリア９や、セ
ラミック系の同時焼成厚膜多層配線板１によって電気的
に絶縁されているため、回路的に支障を及ぼすこともな
い。
ては、接続用ヴィアホール10のうち、所要の半導体素子
３をマウントする領域面に対応する領域に存在する接続
用ヴィアホール10a を、所要の層間接続領域内のみとせ
ず薄膜多層配線層２を貫通する形に形成してある。つま
り、半導体素子３をマウントする領域に存在する接続用
ヴィアホール10a は、層間接続という本来の機能・役割
を果たしながら、一端側が絶縁性マウント材８に、他端
側がセラミック系の厚膜多層配線板１にそれぞれ対接す
るように配置・構成されている。なお、この構成におい
て、薄膜多層配線層２の内層パターンに支障を招かない
く領域に、本来の接続用ヴィアホール10a 以外にダミー
の接続用ヴィアホールを貫通・形設しておいてもよい。
ここで、前記貫通化した接続用ヴィアホール10a は、絶
縁性マウント材８ないし絶縁性チップキャリア９や、セ
ラミック系の同時焼成厚膜多層配線板１によって電気的
に絶縁されているため、回路的に支障を及ぼすこともな
い。
【００１０】また、このように半導体素子３を搭載・実
装した薄膜多層配線層２を備えるセラミック系の同時焼
成厚膜多層配線板１の一主面の周縁部に、換言すると薄
膜多層配線層２を囲繞する形でセラミック系の厚膜多層
配線板１の一主面には、金属製のシールリング５が銀ロ
ー付けにより固着されており、このシールリング５の面
上には、前記 TABリード4a，ボンディングワイヤ4bを含
め薄膜多層配線層２および半導体素子３などのチップ部
品を気密に封止するメタルキャップ（封止体）６の開口
端縁部6aが、溶接され気密に封着されている。さらに、
前記セラミック系の同時焼成厚膜多層配線板１の一主面
のメタルキャップ６封止領域外には、薄膜多層配線層２
などに電気的に接続された複数のI/O リードピン（図示
せず）が導出されてており、またセラミック系の同時焼
成厚膜多層配線板１の他主面（裏面）には、半導体素子
３の駆動・動作による発熱の放熱を図るため、いわゆる
放熱フィン７が配設されている。
装した薄膜多層配線層２を備えるセラミック系の同時焼
成厚膜多層配線板１の一主面の周縁部に、換言すると薄
膜多層配線層２を囲繞する形でセラミック系の厚膜多層
配線板１の一主面には、金属製のシールリング５が銀ロ
ー付けにより固着されており、このシールリング５の面
上には、前記 TABリード4a，ボンディングワイヤ4bを含
め薄膜多層配線層２および半導体素子３などのチップ部
品を気密に封止するメタルキャップ（封止体）６の開口
端縁部6aが、溶接され気密に封着されている。さらに、
前記セラミック系の同時焼成厚膜多層配線板１の一主面
のメタルキャップ６封止領域外には、薄膜多層配線層２
などに電気的に接続された複数のI/O リードピン（図示
せず）が導出されてており、またセラミック系の同時焼
成厚膜多層配線板１の他主面（裏面）には、半導体素子
３の駆動・動作による発熱の放熱を図るため、いわゆる
放熱フィン７が配設されている。
【００１１】なお、上記構成のマルチチップモジュール
においては、半導体素子３をいわゆるチップキャリア９
に搭載した形で薄膜多層配線層２に搭載・実装し得るの
で、電気的検査で半導体素子３が不良と判定された場合
など、チップキャリア９を含む半導体素子３の着脱・交
換も容易になし得る。
においては、半導体素子３をいわゆるチップキャリア９
に搭載した形で薄膜多層配線層２に搭載・実装し得るの
で、電気的検査で半導体素子３が不良と判定された場合
など、チップキャリア９を含む半導体素子３の着脱・交
換も容易になし得る。
【００１２】さらに、上記構成例においては、半導体素
子３数が複数個であってもよいし、またI/O リードピン
の導出はセラミック系の同時焼成厚膜多層配線板１の他
主面（裏面）側でもよく、さらに放熱フィン７の装着を
省略することも可能である。
子３数が複数個であってもよいし、またI/O リードピン
の導出はセラミック系の同時焼成厚膜多層配線板１の他
主面（裏面）側でもよく、さらに放熱フィン７の装着を
省略することも可能である。
【００１３】
【発明の効果】上記説明したように本発明のマルチチッ
プモジュールにおいては、セラミック系の同時焼成多層
配線板上に配置した薄膜多層配線層２にチップキャリア
を介して半導体素子を実装した構成とする一方、前記半
導体素子を実装した薄膜多層配線層２領域に存在する接
続用ヴィアホールは薄膜多層配線層２を貫通させた構成
としている。つまり、半導体素子はベース基板を成すセ
ラミック系の多層配線板に対して、熱抵抗を大幅に低減
された状態で実装され、所要の回路を構成している。し
たがって、前記半導体素子の動作に伴う発熱は、速やか
に放熱されので半導体素子のジャンクション温度も大幅
に低減されることになり、拠って半導体素子ひいてはマ
ルチチップモジュールの信頼性および機能の向上が可能
となる。このことは、たとえばコンピュータ用などの場
合のごとく、薄膜多層配線層の配線密度が比較的高く、
また高速な動作を要求される半導体素子を実装して成る
マルチチップモジュールで実用上多くの利点をもたらす
ものといえる。
プモジュールにおいては、セラミック系の同時焼成多層
配線板上に配置した薄膜多層配線層２にチップキャリア
を介して半導体素子を実装した構成とする一方、前記半
導体素子を実装した薄膜多層配線層２領域に存在する接
続用ヴィアホールは薄膜多層配線層２を貫通させた構成
としている。つまり、半導体素子はベース基板を成すセ
ラミック系の多層配線板に対して、熱抵抗を大幅に低減
された状態で実装され、所要の回路を構成している。し
たがって、前記半導体素子の動作に伴う発熱は、速やか
に放熱されので半導体素子のジャンクション温度も大幅
に低減されることになり、拠って半導体素子ひいてはマ
ルチチップモジュールの信頼性および機能の向上が可能
となる。このことは、たとえばコンピュータ用などの場
合のごとく、薄膜多層配線層の配線密度が比較的高く、
また高速な動作を要求される半導体素子を実装して成る
マルチチップモジュールで実用上多くの利点をもたらす
ものといえる。
【図１】本発明に係るマルチチップモジュールの要部構
成例を示す断面図。
成例を示す断面図。
【図２】従来のマルチチップモジュールの要部構成を示
す断面図。
す断面図。
１…セラミック系（厚膜）多層配線板 ２…薄膜多層
配線部 ３…半導体素子 ４、4b…ボンディングワ
イヤ 4a… TABリード ５…シールリング ６…封止体（メタルキャップ） 6a…封止体（メタル
キャップ）の開口端縁部 ７…放熱フィン ８…絶
縁性マウント材 ９…絶縁性チップキャリア 10,1
0a…接続用ヴィアホール
配線部 ３…半導体素子 ４、4b…ボンディングワ
イヤ 4a… TABリード ５…シールリング ６…封止体（メタルキャップ） 6a…封止体（メタル
キャップ）の開口端縁部 ７…放熱フィン ８…絶
縁性マウント材 ９…絶縁性チップキャリア 10,1
0a…接続用ヴィアホール
Claims (1)
- 【請求項１】 セラミック系多層配線板と、前記セラミ
ック系多層配線板の一主面上に形成された合成樹脂絶縁
層−導体パターン層系で、かつ接続用ヴィアホールを備
えた薄膜多層配線層と、前記薄膜多層配線層上に搭載・
固定された絶縁性チップキャリアと、前記絶縁性チップ
キャリア面上にマウントされ、かつ薄膜多層配線層に電
気的に接続された半導体素子とを具備して成り、 前記接続用ヴィアホールのうち半導体素子がマウントさ
れた領域下に存在する接続用ヴィアホールは薄膜多層配
線層を貫通し、かつ少なくともセラミック系多層配線板
面まで延設されていることを特徴とするマルチチップモ
ジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16594292A JPH0613487A (ja) | 1992-06-24 | 1992-06-24 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16594292A JPH0613487A (ja) | 1992-06-24 | 1992-06-24 | マルチチップモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613487A true JPH0613487A (ja) | 1994-01-21 |
Family
ID=15821949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16594292A Pending JPH0613487A (ja) | 1992-06-24 | 1992-06-24 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613487A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8681411B2 (en) | 2009-08-21 | 2014-03-25 | University Of Seoul Industry Cooperation Foundation | Polariton mode optical switch with composite structure |
| US8748862B2 (en) | 2009-07-06 | 2014-06-10 | University Of Seoul Industry Cooperation Foundation | Compound semiconductors |
| JP2014127489A (ja) * | 2012-12-25 | 2014-07-07 | Sansha Electric Mfg Co Ltd | 半導体装置 |
| US8802481B2 (en) | 2009-07-06 | 2014-08-12 | University Of Seoul Industry Cooperation Foundation | Photodetector capable of detecting the visible light spectrum |
| US8809834B2 (en) | 2009-07-06 | 2014-08-19 | University Of Seoul Industry Cooperation Foundation | Photodetector capable of detecting long wavelength radiation |
-
1992
- 1992-06-24 JP JP16594292A patent/JPH0613487A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8748862B2 (en) | 2009-07-06 | 2014-06-10 | University Of Seoul Industry Cooperation Foundation | Compound semiconductors |
| US8802481B2 (en) | 2009-07-06 | 2014-08-12 | University Of Seoul Industry Cooperation Foundation | Photodetector capable of detecting the visible light spectrum |
| US8809834B2 (en) | 2009-07-06 | 2014-08-19 | University Of Seoul Industry Cooperation Foundation | Photodetector capable of detecting long wavelength radiation |
| US8681411B2 (en) | 2009-08-21 | 2014-03-25 | University Of Seoul Industry Cooperation Foundation | Polariton mode optical switch with composite structure |
| JP2014127489A (ja) * | 2012-12-25 | 2014-07-07 | Sansha Electric Mfg Co Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001212 |