KR100786001B1 - 인덕터가 내장된 무연 칩 캐리어의 구조 및 제조방법 - Google Patents

인덕터가 내장된 무연 칩 캐리어의 구조 및 제조방법 Download PDF

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Abstract

일실시예는 반도체 다이를 수용하기 위한 상면을 구비한 기판을 포함한다. 실시예에 따라, 기판의 상면에는 인덕터가 패터닝된다. 인덕터는 그 제 1 단자 및 제 2단자를 각각 기판 신호 본드패드와 반도체 다이 신호 본드패드에 접속함으로써 용이하게 액세스 가능하다. 다른 실시예에서는 기판 내에 인덕터가 조립된다. 인덕터는 기판의 상하면에 상호접속 금속 세그먼트를 접속하는 비아 금속 세그먼트를 포함한다. 인덕터의 제 1 단자 및 제 2 단자는 제 1 기판신호 본드패드와 제 2 기판신호 본드패드를 통해 용이하게 액세스 가능하다. 일실시예는 기판 내에 적어도 하나의 비아를 포함한다. 적어도 하나의 비아는 반도체 다이의 신호 본드패드와 기판의 하면에 부착된 인쇄회로기판 사이에 전기적 접속을 제공한다.

Description

인덕터가 내장된 무연 칩 캐리어의 구조 및 제조방법{STRUCTURE AND METHOD FOR FABRICATION OF A LEADLESS CHIP CARRIER WITH EMBEDDED INDUCTOR}
본 발명의 배경
본 출원은 2000년 11월 15일에 출원되어 본 출원의 양수인에게 양도된, 모출원 "무연 칩 캐리어 설계 및 구조"라는 명칭의 09/713,834의 일부계속 출원(CIP 출원)으로서, 그 출원일의 이익을 주장하며, 그 전부를 참고로 여기에 포함한다.
본 발명은 일반적으로 반도체 칩 패키징 분야에 관한 것으로, 보다 구체적으로는 무연 칩 캐리어(leadless chip carrier)의 설계 및 구조의 분야에 관한 것이다.
반도체 제조업은 보다 소형이면서 복합적인 다이(die)에 대한 요구에 계속 직면하고 있다. 보다 소형이면서도 복합적인 이들 다이는 또한 보다 높은 주파수에서 동작하지 않으면 안된다. 보다 소형이면서 복합적이고 또 빠른 장치에 대한 요구는 다이 자체의 제조뿐 아니라, 다이를 수용하도록 사용되고 "오프칩(off-chip)" 디바이스에 전기적 접속을 제공하는 다양한 패키지, 구조 또는 캐리어의 제조에도 새로운 도전이 되고 있다.
예로서, 다른 것 보다 높은 주파수 수단에 대한 요구, 즉 온칩(on-chip) 및 오프칩 기생인자(parasitics)가 최소화되어야 한다. 예컨대, 기생 인덕턴스, 커패시턴스 및 저항은 모두 다이의 전기적 성능에 악영향을 미치므로, 그 관련된 오프칩 소자는 최소화되어야만 한다. RF(Radio Frequency, 무선 주파수) 반도체 디바이스는 고주파에서 동작하기 때문에, 이들 디바이스(즉, RF 디바이스)는 특별히 매우 낮은 기생인자를 필요로 하는 상당히 많은 종류의 디바이스의 구성요소가 된다.
최근 표면실장칩(surface mount chips)과 칩 캐리어(chip carrier)는 개별부품 반도체 패키지(discrete semiconductor package)에 비해 인기를 끌고 있다. 개별부품 반도체 패키지는 일반적으로 많은 수의 핀을 구비하며, 이것은 개별부품 반도체 패키지를 인쇄회로기판에 실장하여 전기적으로 접속하기 위해 비교적 큰 공간을 필요로 할 수 있고 "풋프린트(footprint)"라고 칭해진다. 게다가, 개별부품 반도체 패키지의 제조와 관련된 비용 및 시간과 인쇄회로기판에 많은 수의 구멍을 뚫는 비용과 시간은 표면실장 디바이스와 칩 캐리어 등의 다른 대체물이 왜 인기를 얻고 있는지에 대한 부가적 이유에 속한다.
상이한 칩 캐리어 설계에 도달하고자 하는 기술에서는 다양한 시도가 있어왔다. 발명자 미나미 마스미(Minami Masumi)의 "전자부품 및 배선보드 디바이스"라는 명칭으로 1998년 11월 24일자 공개된 일본 공개번호 제10313071호는 반도체 디바이스에 의해 방출된 열을 소모시키는 구조를 개시하고 있다. 상기 구조는 배선 보드의 바닥에 있는 방열패턴(thermal dissipation pattern)을 통해 베어칩(bare chip)으로부터 방출된 열을 방열판에 전달하는, 배선보드에 형성된 금속으로 패키지된 스루홀(through-hole)을 구비한다.
발명자 후지카와 오사무(Fujikawa Osamu)의 "전자부품 실장용 기판"이라는 명칭으로 1990년 2월 27일자 공개된 일본 공개번호 제02058358호는 금속도금된 상하면 사이에 샌드위치된 8개의 열전도성 수지충진홀(resin filled hole)을 포함하는 중심영역을 갖는 기판을 개시하고 있다. 그리고 방열과 내습성을 향상시키기 위해 은 페이스트 접착제로 기판의 상부 금속도금 표면의 중심영역에 전자부품을 부착한다.
발명자 미야니시 켄지(Miyanishi Kenji)의 "스택된 유리 세라믹 회로기판"이라는 명칭으로 1997년 6월 10일자 공개된 일본 공개번호 제09153679호는 7층 유리세라믹층을 포함하는 스택 유리세라믹 회로보드를 개시한다. 다층 스택 유리 세라믹 회로기판은 비아홀을 덮는 상하면 상의 표면도체로 금 또는 구리를 포함하는 다수의 비아홀을 포함한다. 상부 도체는 IC칩의 히트싱크(heat sink)로서 기능한다.
발명자 요시다 카즈오(Yoshida Kazuo)의 "반도체 디바이스"라는 명칭으로 1998년 12월 18일 공개된 일본 공개번호 제10335521호는 세라믹 기판 내에 형성된 열 비아(thermal via)와 열 비아 상부에 실장된 반도체 칩을 개시하고 있다. 열 비아의 홀의 상부는 그것이 방사상 방향으로 외부를 향할 수록 점점 얕아지는 방식으로 세라믹 기판에 형성된다.
인쇄회로기판 상에 칩을 실장하기 위한 종래의 칩 캐리어 구조는 많은 결점을 갖는다. 예컨대, 종래의 칩 캐리어는 아직 너무 많은 기생인자를 도입하고 있으며, 상기 다이에 낮은 인덕턴스와 저항 접지 접속을 제공하지 않는다. 종래의 칩 캐리어는 또한 매우 제한된 방열 능력을 가지며, 빈약한 방열 때문에 부수적인 신 뢰성의 문제를 갖게 된다. 예로서 RF 어플리케이션에서처럼 높은 주파수 어플리케이션에서는 수 와트의 전력이 단일-다이에 의해 발생된다. 반도체 다이와 칩 캐리어는 상이한 물질로 만들어지고, 각각은 상이한 열팽창 계수를 가지며, 상기 다이에 의해 생성된 열에 다르게 반응한다. 최종 열응력은 칩 캐리어로부터 다이의 분리 또는 크랙을 야기시킬 수 있으며, 예를 들어 전기적 기계적 고장을 일으킬 수 있다. 따라서 성공적인 방열이 중요하며 새로운 구조와 방법을 필요로 한다.
무선 통신 장치 및 블루투스(Bluetooth) RF 송수신기와 같은 고주파에서 작동되는 보다 소형이면서 보다 복합적이고 보다 빠른 장치에 대한 요구는 또한 소형의 고품질 인자("하이-Q") 인덕터에 대한 요구를 증가시켜 왔다. 소형의 하이-Q 인덕터에 대한 요구를 만족시키기 위한 하나의 시도가 온-칩 인덕터의 제조에서 있어왔다. 그러나 사이즈와 라인 두께의 제한성이 온-칩 인덕터에서 달성될 수 있는 품질 인자에 직접적으로 영향을 준다. 소형의 하이-Q 인덕터에 대한 요구를 만족시키기 위한 또 다른 시도가 개별부품 "오프-칩" 인덕터에서 있어왔다. 그러나, 개별부품 "오프-칩" 인덕터는 온-칩 인덕터에 의해 공유되지 않는 여러 가지 문제점을 일으킨다. 예를 들어, 개별부품 "오프-칩" 인덕터는 적어도 두 개의 컴포넌트, 즉 칩 자체와 오프-칩 인덕터의 조립을 필요로 한다. 두 개 또는 그 이상의 컴포넌트의 조립 필요성은 이에 상응하는 신뢰성 문제를 유발하며 또한 막대한 제조 비용을 들게 한다.
더욱이, 오프-칩 인덕터는 칩과 "오프-칩" 디바이스에 전기적 접속을 제공하기 위해서 비교적 긴 오프-칩 와이어와 상호 연결선을 필요로 한다. 이 비교적 긴 오프-칩 와이어와 상호 연결선은 추가적이고 불필요한 기생인자를 생기게 한다. 또한 오프-칩 인덕터에서 이용되는 상호 연결은 진동, 부식, 화학적 오염, 산화 및 기타 화학적 물리적 힘으로 인해 장기간 손상되기 쉽다. 진동, 부식, 화학적 오염, 산화 및 기타 화학적 물리적 힘에 노출되면 오프-칩 인덕터의 장기간의 신뢰성이 저하되게 된다.
따라서, 반도체 다이를 수용 및 지지하는 구조체에 내장되는 소형의 하이큐 인덕터(high-Q inductor)에 대한 요구가 대두되었다. 또한 낮은 기생인자, 효과적인 방열과 낮은 인덕턴스 및 저항접지 접속을 제공하기 위해 하이큐 인덕터가 내장된 구조체가 필요하게 되었다.
더욱이, 별도부품 인덕터, 별도부품 반도체 패키지와 종래의 칩 캐리어에 의해 직면한 문제점을 극복하면서 반도체 다이를 구조체에 내장된 인덕터에 수용, 지지, 및 전기적으로 연결하는 새롭고 신뢰성 있는 구조체 및 방법에 대한 필요성이 있다. 보다 구체적으로는, 낮은 기생인자, 효과적인 방열패턴과 낮은 인덕턴스 및 저항 접지를 제공하면서 반도체 다이에 수용, 지지 및 전기적으로 연결되는 구조체에 인덕터를 내장시키는 새롭고 신뢰성 있는 구조체 및 방법에 대한 필요성이 존재한다.
본 발명은 인덕터가 내장된 무연 칩 캐리어의 제조방법 및 그 구조체에 관한 것이다. 본 발명은 반도체 다이에 의해 발생된 열을 효율적으로 소모하는 구조체를 제공한다. 또한 본 발명은 내장된 인덕터를 포함하며, 낮은 기생인자, 낮은 인덕턴 스 및 저항접지 접속을 반도체 다이에 제공하는 구조체를 제공한다.
일실시예로, 본 발명은 반도체 다이를 수용하기 위한 상면을 구비하는 기판을 포함한다. 예컨대, 이 기판은 폴리테트라플루오로에틸렌 물질이나 FR4를 기본물로 하는 라미네이트 물질 등의 유기물질을 포함할 수 있다. 또 다른 예로서, 상기 기판은 세라믹 물질을 포함할 수도 있다. 본 발명의 제 1 특징에 따르면, 인덕터는 기판의 상면에 패터닝된다. 이 인덕터는 제 1 단자 및 제 2 단자를 각각 기판 신호 본드패드 및 반도체 다이 신호 본드패드에 연결함으로써 용이하게 액세스 가능하다. 본 발명의 다른 특징에서는, 인덕터가 기판 내에 형성될 수 있다. 이 인덕터는 기판의 상하면상에 상호접속 금속 세그먼트를 연결하는 비아 금속 세그먼트를 포함할 수 있다. 인덕터의 제 1 단자 및 제 2 단자는 제 1 및 제 2 기판 신호 본드패드를 통해 쉽게 액세스 가능하다. 본 발명은 또한 기판의 하면에 부착된 인쇄 회로기판을 포함할 할 수 있다.
일실시예로, 본 발명은 기판 내에 적어도 하나의 비아를 포함한다. 본 발명의 적어도 하나의 비아는 반도체 다이의 신호 본드패드와 인쇄회로기판 사이에 전기적 접속을 제공한다. 적어도 하나의 비아는 구리와 같은 전기적 열적으로 전도성인 물질을 포함한다. 적어도 하나의 비아는 기판 본드패드와 인쇄회로기판 사이에 전기적 접속을 제공한다. 기판 본드패드는 신호 본딩 와이어에 의해 반도체 다이의 신호 본드패드에 접속된다. 적어도 하나의 비아는 또한 반도체 다이의 신호 본드패드와 랜드(land) 사이에 전기적 접속을 제공하며, 상기 랜드는 상기 인쇄회로기판에 전기적으로 접속된다.
도 1은 본 발명의 실시예의 단면도.
도 2A 및 도 2B는 각각 본 발명의 실시예의 전형적인 비아의 평면도 및 단면도.
도 3은 "소우 싱귤레이션(saw singulation)" 단계의 완료 후, 본 발명의 실시예의 평면도.
도 4는 "소우 싱귤레이션" 단계의 완료 후, 본 발명의 실시예의 저면도.
도 5는 본 발명의 실시예의 제조공정의 전형적인 흐름도.
도 6은 "소우 싱귤레이션" 단계의 완료 후, 본 발명의 실시예의 저면도.
도 7은 본 발명의 일실시예에 따르는 구조체의 기판의 상면에 패터닝되는 인덕터의 평면도.
도 8은 본 발명의 일실시예에 따르는 구조체의 기판 내에 패터닝되는 인덕터의 단면도.
본 발명은 인덕터가 내장된 무연 칩 캐리어의 구조체 및 그 제조방법에 관한 것이다. 다음의 설명은 본 발명의 다양한 실시예 및 구현에 관한 특정 정보를 포함하고 있다. 당해 기술분야의 숙련된 기술자라면 본 발명이 본 명세서에서 특별히 언급한 것과 다른 방식으로 실시할 수 있을 것이다. 더욱이, 본 발명의 일부 특정한 세부사항은 본 발명을 모호하게 하지 않기 위하여 설명하지 않는다. 본 발명에서 설명되지 않는 특정한 세부사항은 당해 기술분야의 숙련된 기술자라면 알 수 있 는 범위 내의 것이다.
본 발명의 도면과 상세한 설명은 단순히 본 발명의 예시적 실시예에 불과한 것이다. 간결함을 유지하기 위해 본 발명의 원리를 이용하는 본 발명의 다른 실시예들은 본 명세서에서 특별히 설명되지는 않으며 첨부 도면에 의해 특별히 도시되지도 않는다.
도 1에서 구조체(100)는 본 발명의 실시예에 따른 전형적인 구조체의 단면도를 도시한 도면이다. 구조체(100)는 도 1에서 인쇄회로기판(PCB)(150)에 부착된 것으로 도시되어 있다. 구조체(100)를 참조하면, 반도체 다이(110)는 다이 어태치(112)에 의해 다이 어태치 패드(111)에 부착되어 있다. 반도체 다이(110)와 같은 "반도체 다이"는 본 발명에서는 "칩" 또는 "반도체 칩"으로 칭해지기도 한다. 다이 어태치 패드(111)는 AUS-5 솔더 마스크일 수 있으며, 반도체 다이 바로 하부의 솔더 마스크의 세그먼트로 칭해진다. 솔더 마스크의 형성 및 패터닝은 본 발명의 뒷 부분에서 보다 상세히 설명한다. 그러나 다이 어태치 패드(111)는 솔더 마스크를 제외한 다른 물질을 포함할 수 있다. 다이 어태치 패드(111)의 두께는 예컨대 10.0미크론 내지 30.0미크론일 수 있다. 다이 어태치(112)는 은으로 충진된 에폭시 또는 비스말레미드(bismalemide)를 포함할 수 있다. 일반적으로 다이 어태치(112)는 전기적으로 전도성이거나 절연성인 열경화성 접착제 또는 그 혼합물일 수 있다. 그러나 본 발명의 실시예에서 다이 어태치(112)는 전기적 및 열적으로 전도성이다.
솔더 마스크(113)는 기판(120)의 상면(118)에 도포된다. 솔더 마스크(113)의 두께는 예컨대 10.0미크론 내지 30.0미크론일 수 있다. 솔더 마스크(113)는 AUS-5 일 수 있으나, 솔더 마스크(113)는 다른 물질을 포함할 수 있다. 솔더 마스크(115)는 기판(120)의 하면(124)에 도포된다. 솔더 마스크(115)의 두께는 예컨대 10.0미크론 내지 30.0미크론일 수 있다. 솔더 마스크(115)는 또한 AUS-5일 수 있으나, 솔더 마스크(115)는 다른 물질을 포함할 수 있다. 지지패드(117)는 기판(120)의 상면(118)에 형성되며, 일실시예에서 지지패드(117)는 구리일 수 있다. 그러나 지지패드(117)는 다른 금속을 포함할 수 있다. 예컨대, 지지패드(117)는 알루미늄, 몰리브덴, 텅스텐 또는 금일 수 있다. 본 발명의 일실시예에서, 반도체 다이(110)는 지지패드(117)에 직접 납땜될 수 있다. 지지패드(117)의 제조는 도 5와 관련하여 후술하기로 한다.
기판 다운본드 영역(114)은 기판(120)의 상면(118)에 형성된다. 도 1의 구조체(100)에서, 기판 다운본드 영역(114)은 니켈-도금 구리를 포함할 수 있다. 기판 다운본드 영역(114)은 상기 니켈-도금 구리 위에 금 도금층을 추가로 포함할 수 있다. 그러나 기판 다운본드 영역(114)은 다른 금속을 포함할 수도 있다. 예컨데, 기판 다운본드 영역(114)은 알루미늄, 몰리브덴, 텅스텐 또는 금일 수 있다. 기판 다운본드 영역(114)의 제조는 도 5와 관련하여 후술하기로 한다. 다운본딩 와이어(116)의 제 1 단부는 반도체 다이(110) 상의 반도체 다이 접지본드패드(108)에 접합된다. 다운본딩 와이어(116)의 제 2 단부는 기판 다운본드 영역(114)에 접합된다. 다운본딩 와이어(116)는 금일 수 있으나 알루미늄 등의 다른 금속을 포함할 수도 있다. 다운본딩 와이어(116)의 직경은 대략 30.0미크론일 수 있으나, 다른 직경을 택할 수도 있다.
기판(120)은 폴리테트라플루오로에틸렌 등의 2층 유기 라미네이트를 포함할 수 있다. 그러나, 기판(120)은 FR4를 기본물로 하는 라미네이트 등의 다른 유기물질을 포함할 수 있다. 본 발명의 일실시예에서, 기판(120)은 세라믹 물질일 수 있다. 도 1의 구조체(100)에서, 기판(120)의 두께(122)는 약 200.0미크론이나, 기판(120)의 두께는 본 발명의 다른 실시예에서는 다를 수도 있다.
도 1을 계속 설명하면, 복수의 제 1 비아로 칭해지는 비아(128)와 복수의 제 2 비아로 칭해지는 비아(126, 130)는 기판(120) 내에 위치된다. 비아(126), 비아(130) 및 비아(128)는 기판(120)의 상면(118)으로부터 하면(124)으로 연장된다. 비아(126), 비아(130) 및 비아(128)는 열전도성 물질을 포함할 수 있다. 비아(126), 비아(130) 및 비아(128)는 구리를 포함할 수 있으며, 실제로 전형적인 구조체(100)에서 비아(126), 비아(130) 및 비아(128)는 구리로 충진된다. 그러나 비아(126), 비아(130) 및 비아(128)는 본 발명의 범위로부터 벗어나지 않는 한도 내에서 다른 금속으로 충진될 수 있다. 본 발명의 다른 실시예에서, 비아(126), 비아(130) 및 비아(128)는 금속으로 완전히 충진되지 않을 수도 있다. 일반적으로 비아(128), 비아(126) 및 비아(130)는 유사한 구조를 갖는다. 이처럼 예시된 예에 의해 전형적인 비아(126)의 구조를 도 2A 및 도 2B, 특히 점선(142)으로 둘러싼 영역(도 2B의 점선(242)으로 둘러싼 영역에 대응)과 관련하여 상세히 후술하기로 한다.
도 1에 도시된 바와 같이, 신호 본딩 와이어(134)의 제 1 단부는 반도체 다이(110) 상의 반도체 다이 신호 본드패드(104)에 접합된다. 신호 본딩 와이어(134) 의 제 2 단부는 기판 신호 본드패드(132)에 접합된다. 신호 본딩 와이어(134)는 금일 수 있으며, 알루미늄 등의 다른 금속을 포함할 수도 있다. 신호 본딩 와이어(134)의 직경은 30.0미크론일 수 있으며 다른 크기의 직경을 선택할 수도 있다. 도 1에 도시된 바와 같이, 신호 본딩 와이어(140)의 제 1 단부는 반도체 다이(110) 상의 반도체 다이 신호 본드패드(106)에 접합된다. 신호 본딩 와이어(140)의 제 2 단부는 기판 신호 본드패드(138)에 접합된다. 신호 본딩 와이어(140)는 금일 수 있으나, 알루미늄 등의 다른 금속을 포함할 수 있다. 신호 본딩 와이어(140)의 직경은 30.0미크론일 수 있으며 다른 크기의 직경을 선택할 수도 있다.
도 1에서, 기판 신호 본드패드(132)는 기판(120)의 상면(118)에 형성된다. 구조체(100)에서, 기판 신호 본드패드(132)는 니켈-도금 구리를 포함할 수 있다. 기판 신호 본드패드(132)는 상기 니켈-도금 구리 위에 금 도금층을 추가로 포함할 수 있다. 그러나, 기판 신호 본드패드(132)는 다른 금속을 포함할 수도 있다. 예컨대 기판 신호 본드패드(132)는 알루미늄, 몰리브덴, 텅스텐 또는 금일 수 있다. 기판 신호 본드패드(132)의 제조에 대해서는 도 5를 참조하여 후술하기로 한다. 도 1의 구조체(100)에서, 기판 신호 본드패드(132)는 비아(130)와 오버랩된다. 본 발명의 다른 실시예에서, 기판 신호 본드패드(132)는 비아(130)와 오버랩되는 대신 비아(130)와 접촉한다.
기판 신호 본드패드(132)와 마찬가지로, 기판 신호 본드패드(138)는 기판(120)의 상면에 형성된다. 구조체(100)에서 기판 신호 본드패드(138)는 니켈- 도금 구리를 포함할 수 있다. 기판 신호 본드패드(138)는 상기 니켈-도금 구리 위에 금 도금층을 더 포함할 수 있다. 그러나 기판 신호 본드패드(138)는 다른 금속을 포함할 수도 있다. 예컨대, 기판 신호 본드패드(138)는 알루미늄, 몰리브덴, 텅스텐, 또는 금일 수 있다. 기판 신호 본드패드(138)의 제조에 대해서는 도 5를 참조하여 후술하기로 한다. 구조체(100)에서, 기판 신호 본드패드(138)는 비아(126)를 오버랩한다. 본 발명의 다른 실시예에서, 기판 신호 본드패드(138)는 비아(126)와 접촉한다.
또한 도 1에 도시된 바와 같이, 기판(120)의 하면(124) 상에는 랜드(144)가 형성된다. 구조체(100)에서, 랜드(144)는 구리를 포함할 수 있으나, 랜드(144)는 알루미늄, 몰리브덴, 텅스텐 또는 금 등의 다른 금속을 포함할 수도 있다. 랜드(144)의 형성은 도 5와 관련하여 후술하기로 한다. 랜드(144)는 솔더(147)에 의해 인쇄회로기판("PCB")(150)에 부착된다. 그러나 랜드(144)를 PCB(150)에 부착하기 위해 다른 공지의 방법이 사용될 수 있다. 구조체(100)에서 랜드(144)는 비아(126)를 오버랩한다. 본 발명의 다른 실시예에서 랜드(144)는 비아(126)와 오버랩하는 대신 비아(126)와 접촉한다.
랜드(144)와 마찬가지로, 기판(120)의 하면(124) 상에는 랜드(146)가 형성된다. 구조체(100)에서, 랜드(146)는 구리일 수 있으나, 랜드(146)는 알루미늄, 몰리브덴, 텅스텐 또는 금 등의 다른 금속을 포함할 수 있다. 랜드(146)의 제조는 도 5와 관련하여 후술하기로 한다. 도 1의 구조체(100)에서, 랜드(146)는 솔더(147)에 의해 PCB(150)에 부착된다. 그러나 랜드(146)를 PCB(150)에 부착하기 위해 다른 공 지의 방법이 사용될 수 있다. 구조체(100)에서 랜드(146)는 비아(130)와 오버랩된다. 본 발명의 다른 실시예에서 랜드(144)는 비아(126)와 접촉할 수 있다.
도 1에 도시된 열 스프레더(148)는 기판(120)의 하면(124) 상에 형성된다. 구조체(100)에서 열 스프레더(148)는 구리일 수 있으나, 열 스프레더(148)는 알루미늄, 몰리브덴, 텅스텐 또는 금 등의 다른 금속을 포함할 수 있다. 전형적인 구조체(100)에서 열 스프레더(148)는 솔더(147)에 의해 PCB(150)에 부착된다. 그러나 열 스프레더(148)를 PCB(150)에 부착하기 위해 다른 공지의 방법이 사용될 수 있다. 열 스프레더(148)의 제조에 대해서는 도 5와 관련하여 상세히 후술하기로 한다.
도 2A는 도 1의 영역(142)에 대응하는, 도 2B의 영역(242)의 평면도이다. 특히, 기판(220), 비아(226) 및 기판 신호 본드패드(238)는 각각 도 1의 기판(120), 비아(126) 및 기판 신호 본드패드(138)에 대응한다. 도 2A는 또한 비아홀(262)을 도시한다. 비아홀(262)은 도 2A의 1-1 라인을 따라 취한 단면도인 도 1에서는 나타나지 않는다. 그러나 비아홀(262)은 도 2B가 도 2A의 B-B선을 따라 취한 단면도이기 때문에 도 2B에는 나타난 것이다. 비아(226), 본드패드(238) 및 비아홀(262)에 대해서는 도 2B와 관련하여 후술하기로 한다.
도 2B는 도 2A의 B-B 라인을 따르는 영역(242)의 단면도이다. 그러나 도 1의 영역(142)은 도 2A의 1-1 라인을 따라 취한 단면도이다. 특히 상면(218), 기판(220), 하면(224), 비아(226), 기판 신호 본드패드(238) 및 랜드(244)는 각각 도 1의 상면(118), 기판(120), 하면(124), 비아(126), 기판 신호 본드패드(138) 및 랜드(144)에 대응한다.
도 2B에서 랜드패드의 두께(252)는 대략 12.7미크론 내지 30.0미크론이다. 비아 드릴 직경(254)은 150.0미크론일 수 있으나, 본드패드의 두께(256)는 약 12.7미크론 내지 30.0미크론일 수 있다. 비아 벽두께(258)는 약 20.0미크론일 수 있다. 비아홀 직경(260)은 약 110.0미크론일 수 있다. 도면작성의 용이화를 위해 도 1A 및 도 2B의 다양한 치수를 자로 재서 표시하지는 않았다.
비아(226)의 제조는 기판(220)에서 시작한다. 본 발명의 일실시예에서 기판(220)의 상면(218)과 하면(224)에 구리가 적층될 수 있다. 기판(220)의 상면(218)과 하면(224) 상에 적층된 구리의 두께는 예를 들어, 15.0미크론일 수 있다. 그러나 다른 금속이 기판(220)의 상면(218)과 하면(224)에 적층될 수 있다. 예를 들어, 기판(220)의 상면(218)과 하면(224)에 적층된 금속은 알루미늄, 몰리브덴, 텅스텐 또는 금일 수 있다. 다음으로, 비아 드릴 직경(254)을 갖는 비아 개구부가 미리 정해진 위치에서 기판(220)을 통해 천공된다. 기판(220)은 비아 벽두께(258)에 대응하는 비아 개구부의 내측에 구리층이 형성되도록 구리로 도금된다. 그러나 기판(220)은 다른 금속으로 도금될 수 있다. 따라서 비아(226)는 도 2A 및 도 2B에 도시된 바와 같이 비아홀 직경(262)을 갖도록 제조된다. 비아(226)는 도 2A 및 도 2B에서 비아홀 직경(262)을 갖는다. 비아(226)를 제조하기 위한 상술한 공정은 도 1의 구조체(100)의 비아(128, 130)의 제조에 적용된다.
도 3의 구조체(300)는 간략하게 설명하면 도 3의 구조체(300)에 대응하는 도 1의 구조체(100) 등의 "단수화된(singulated)" 구조체를 달성하기 위해 기판을 다 이싱하는 것을 포함하는 "소우 싱귤레이션(saw singulation)" 단계의 완료 후의 본 발명의 일실시예에 따르는 전형적인 구조체의 평면도이다. 소우 싱귤레이션 단계는 도 5와 관련하여 보다 상세히 설명된 공정에서의 최종 단계 중의 하나이다. 따라서 구조체(300)는 도 1의 기판(120)에 대응하는 기판(320)을 포함한다. 그러나 도 1의 구조체(100)와는 대조적으로 구조체(300)에서는 기판 본드패드가 비아와 오버랩되는 대신에 비아와 접촉한다. 예를 들어, 기판 신호 본드패드(338)는 비아(326)와 오버랩되는 것이 아니라 접촉하는 것으로 도시되어 있다. 이것은 비아(126)와 접촉하는 것이 아니라 오버랩되고 있는 도 1의 기판 신호 본드패드(138)와는 대조적이다. 구조체(300)를 계속 설명하면, 본딩 와이어(340)의 제 1 단부는 기판 신호 본드패드(338)에 접합된다. 본딩 와이어(340)의 제 2 단부는 반도체 다이(310) 상의 반도체 다이 신호 본드패드(306)에 접합된다. 도 3에서는, 간결함을 위해 비아(326), 기판 신호 본드패드(338), 본딩 와이어(340) 및 반도체 다이 본드패드(306) 만이 도시되어 있다.
도 3의 구조체(300)의 모양은 정사각형일수도 있다. 예를 들면 단수화된 구조체(300)에서 기판(320)의 측변(384)과 측변(386)은 각각 4.0밀리미터일 수 있다. 또 다른 예로서, 또 다른 정사각형-모양의 "패키지 사이즈"는 5.0밀리미터 × 5.0밀리미터, 6.0밀리미터 × 6.0밀리미터 또는 7.0밀리미터 × 7.0밀리미터일 수도 있다. 또 다른 실시예에서, 구조체(300)의 모양은 직사각형일수도 있다. 직사각형-모양의 실시예의 "패키지 사이즈"는 3.9밀리미터 × 4.9밀리미터일 수 있다. 또 다른 예로서, 직사각형-모양의 실시예의 또 다른 "패키지 사이즈"는 4.4밀리미터 × 6.5밀리미터 또는 4.4밀리미터 × 7.8밀리미터일 수도 있다.
도 4의 구조체(400)는 "소우 싱귤레이션" 단계의 완료 후 본 발명의 일실시예에 따르는 전형적인 구조체의 저면도를 도시한 것이다. 구조체(400)는 도 1의 기판(120)에 대응하는 기판(420)으로 구성된다. 그러나, 도 1의 구조체(100)와는 대조적으로 구조체(400)에서는 랜드가 비아와 오버랩되는 대신, 비아와 접촉한다. 예를 들면 랜드(444)는 비아(426)를 접촉하는 것으로 도시된 것이지, 오버랩되는 것은 아니다. 이는 비아(126)와 접촉된 것이 아니라, 오버랩된 것으로 도시된 도 1의 랜드(144)와는 대조적인 것이다. 또한 랜드와 비아를 열 스프레더에 연결시켜주는 도 4의 트레이스(414, 430, 436 및 442)와 같은 트레이스는 도 1의 구조체(100)에서는 나타나 있지 않다.
도 4에 대해 보다 상세히 설명하자면, 도 4는 기판(420)의 하면(424)을 보여준다. 랜드(412, 428, 432, 440 및 444)는 각각 비아(402, 425, 434, 438 및 426)와 접촉한다. 트레이스(414)는 비아(402)와 열 스프레더(448)를 연결시킨다. 트레이스(436)는 비아(434)와 열 스프레더(448)를 연결시킨다. 트레이스(430)는 비아(428)와 열 스프레더(448)를 연결시킨다. 트레이스(442)는 비아(440)와 열 스프레더(448)를 연결시킨다. 따라서, 비아(402, 425, 434 및 438)는 각각 트레이스(414, 430, 436 및 442)에 의해 열 스프레더(448)와 연결된다. 도 4에 도시된 전형적인 실시예에서, "랜드 피치"(445)는 예를 들어 500.0미크론일 수 있으며, "랜드 폭"(446)은 예를 들어 250.0미크론일 수 있다. 도 4에서는, 간결함을 위해, 단지 비아(402, 425, 426, 434 및 438)와 랜드(412, 428, 432, 440 및 444)만 이 도시되어 있다. 또 다른 실시예에서, 도 4의 트레이스(414, 430, 436 및 442)와 같은 "접지 트레이스"는 전혀 사용되지 않는다. 또한 도 4의 랜드(412, 428, 432, 및 440)는 도 4의 열 스프레더(448)와 같이 접지에 연결되어 있지 않지만, 통상의 "신호" 랜드로서 사용될 수 있다.
도 5에서, 도 1의 구조체(100)가 제조되는 공정의 일례를 도시하였다. 단계 502에서 공정이 시작된다. 단계 504에서, 비아 개구부가 구리 라미네이트된 기판 스트립 내에 형성된다. 예를 들면 이 스트립은 18인치 × 24인치 패널형의 구리 라미네이트된 기판일 수 있다. 도 1의 기판(120)은 구리 라미네이트된 기판 스트립의 단면에 대응된다. 전형적으로 기판(100)의 다중 유니트는 구리 라미네이트된 기판을 조립한 것이다. 제조공정의 후반 단계에서 구조체(100)의 다중 조립 유니트는 개개의 유니트로 분리된다. 구리 라미네이트된 기판 내에 형성된 비아 개구부의 직경은 약 150.0미크론일 수 있다.
전형적으로 모든 비아 개구부는 멀티-다이아몬드 비트를 사용하여 즉시 천공된다. 단계 506에서, 비아 개구부의 측벽은 무전해 도금욕(electroless plating bath)에서 구리로 도금된다. 여기서 무전해 도금이란 환원성 화학욕에 의해 다양한 물질의 표면상에 구리, 니켈, 은, 금 또는 팔라듐과 같은 금속을 침전시키는 것을 포함하는 도금 방법을 말한다. 무전해 도금욕의 결과로서, 비아는 구리 라미네이트된 기판의 상면과 하면 사이에 전기적 및 열적 전도성을 제공하게 된다. 일실시예에서, 무전해 도금 공정의 완료 후, 도 2B의 비아홀 직경 (260)과 같은 비아홀 직경은 약 110.0 미크론일 수 있다.
단계 508에서, 비아 개구부는 구리로 충진된다. 이 비아 개구부에 추가적인 구리를 가하면 열 유동성을 보다 큰 단면적에 제공함으로써 비아의 열전도도를 증가시키게 된다. 또한 전기적 흐름을 보다 큰 단면적에 제공함으로써 비아의 전기 전도도를 증가시키게 된다. 본 실시예에서는, 비아 개구부가 구리로 부분적으로(또는 거의 완전히) 충진되나, 또 다른 실시예에서는 비아 개구부가 구리로 완전히 충진된다. 본 발명의 한 실시예에서, 비아는 텅스텐으로 충진된다. 이 실시예에서, 텅스텐으로 충진된 비아는 바로 비아에 접합될 만큼 강하다.
단계 510에서, 기판의 상면과 하면상의 금속화 층의 도체를 패터닝시키기 위해 마스크가 사용된다. 본 실시예에서, 금속화 층은 구리이다. 단계 512에서, 과량의 구리가 에칭 제거되며, 그 결과 기판의 상면과 하면 상에 한정된 금속 상호접속 또는 금속 트레이스 패턴(인쇄회로라고도 칭함)을 얻는다. 예를 들면, 도 4의 구조체(400)에서 하면(424)상의 패터닝된 금속 층은 다른 것들 중에 열 스프레더(448), 랜드(412, 418, 428, 432 및 440)와, 트레이스(414, 430, 436 및 442)를 포함한다.
단계 514에서, 기판의 상면과 하면에 솔더 마스크가 도포되며, 그럼으로써 기판의 상면과 하면 상에 노출된 패터닝된 구리를 커버링하게 된다. 솔더 마스크는 기판의 상면에 반도체 다이를 고착시키기 위해 사용되는 다이 어태치의 점착성을 향상시킨다. 예를 들면, 도 1의 구조체(100)에서, 솔더 마스크(113)는 기판(120)의 상면(118)에 반도체 다이(110)를 고착시키는데 있어서 다이 어태치(112)의 점착성을 향상시킨다. 또한 솔더 마스크는 기판 신호 본드패드, 기판 다운본드 영역 및 랜드의 오염을 방지한다.
단계 516에서, 솔더 마스크는 접합과 솔더링(soldering)이 일어나는 인쇄회로 영역에서 구리를 노출시키기 위해 에칭 제거된다. 예를 들면, 도 1의 기판 다운본드 영역(114), 기판 신호 본드패드(132, 138), 랜드(144, 146)와 열 스프레더(148)를 노출시키기 위해서 솔더 마스크를 에칭 제거한다. 단계 518에서, 접합과 솔더링이 일어나는 인쇄회로 영역에서 노출된 구리는 니켈 층으로 도금되고, 그 다음 이 니켈-도금된 구리의 상층에 금 층이 도금된다. 금/니켈-도금은 노출된 구리를 산화로부터 보호한다. 또한 금/니켈-도금은 도 1의 기판 신호 본드패드(132, 138)와 기판 다운본드(114)와 같은 인쇄회로의 본드패드 및 기판 다운본드 영역에서의 접합을 노출된 구리에 제공한다. 또한 금/니켈-도금은 도 1의 랜드(144, 146)와 열 스프레더(148)와 같은 인쇄회로 랜드와 열 스프레더에서의 솔더링을 노출된 구리에 제공한다.
단계 520에서, 반도체 다이는 다이 어태치 물질을 구비한 다이 어태치 패드에 부착된다. 예를 들면, 도 1의 구조체(100)에서, 반도체 다이(110)는 다이 어태치(112)를 구비한 다이 어태치 패드(111)에 부착된다. 상술한 바와 같이, 다이 어태치 패드(111)는 AUS-5 솔더 마스크일 수 있으며, 이것(즉, 다이 어태치 패드(111))은 반도체 다이(110) 바로 아래의 솔더 마스크의 세그먼트(segment)를 말한다. 다이 어태치 물질, 예를 들어 도 1에 도시되어 있는 어태치(112)는 은으로 충진된 에폭시 또는 비스말레미드를 포함할 수 있다. 일반적으로 다이 어태치 물질은 전기적으로 전도성 또는 전기적으로 절연성, 열경화성 접착제 또는 이들의 혼합물일수도 있다. 본 발명의 또 다른 실시예에서, 반도체 다이는 도 1의 지지 패드(117)와 같은 지지 패드에 직접 솔더링될 수 있다.
단계 522에서, 와이어 본딩은 도 1의 반도체 다이 신호 본드패드(104, 106)와 같은 반도체 다이 본드패드와, 도 1의 기판 신호 본드패드(132, 138)와 같은 인쇄회로 본드패드 사이에서 수행된다. 예를 들면, 도 3의 구조체(300)에서, 와이어 본딩은 반도체 다이 본드패드(306)와 기판 신호 본드패드(338) 사이에서 수행된다. 도 1의 구조체(100)에서, 신호 본딩 와이어(134, 140)와 같은 와이어 본딩에 사용되는 본딩 와이어는 금을 포함할 수 있다. 단계 524에서, 도 1의 반도체 다이(110), 신호 본딩 와이어(134), 및 다운본딩 와이어(116)와 같은 반도체 다이 및 본딩 와이어는 적합한 몰드 화합물 내에 캡슐화된다. 몰드 화합물은 후속 제작 공정 및 사용시 화학적 오염 또는 물리적 손상으로부터 보호한다. 이러한 몰드 화합물은 예를 들면 다기능 에폭시, 노보락 및 비페닐 수지 또는 이들의 혼합물 등과 같은 여러 가지 화학적 화합물을 포함한다.
단계 526에서, 구조체(100)의 다중 조립 유니트로 구성된 스트립은 개개의 유니트로 소우 싱귤레이트된다. 소우 싱귤레이션에 있어서, 구조체(100)의 개개의 조립 유니트는 구조체(100)의 다중 조립 유니트로 구성된 스트립으로부터 다이스됨으로써 다수의 구조체(100)와 같은 구조체가 얻어진다. 도 5에서 설명된 공정은 단지 도 1의 구조체(100) 제조의 한 방법이라는 것을 이해해야 할 것이다. 또한 도 5와 관련하여 기재된 각각의 단계 또는 총괄적 방법에 대한 수정 및 변경이 당해 기술분야의 숙련자에게는 가능하다는 것도 이해해야 할 것이다. 단계 528에서, 도 1의 구조체(100)가 제조되어 예시적 공정이 종료된다.
도 6의 구조체(600)는 "소우 싱귤레이션" 단계의 종료 후 본 발명의 일실시예에 따르는 예시적 구조체의 평면도를 도시한 것이다. 그러나 반도체 다이 및 본딩 와이어는 도 6에 도시되어 있지 않다. 구조체(600)는 도 1의 기판(120)에 대응하는 기판(620)을 포함한다. 그러나, 도 1의 구조체(100)와는 대조적으로, 구조체(600)에서는 기판 본드패드가 트레이스에 의해 비아와 연결되어 있다. 예를 들면, 트레이스(610)는 기판 신호 본드패드(638)와 비아(626)를 연결한다. 이와는 대조적으로, 도 1의 구조체(100)에서는 본드패드가 비아와 오버랩된다. 예를 들면, 도 1에서 기판 신호 본드패드(138)는 비아(126)와 오버랩된다.
도 6은 기판(620)의 상면(618)을 보여준다. 트레이스(604)는 기판 본드패드(606)와 비아(602)를 연결한다. 상술한 바와 같이 트레이스(610)는 기판 본드패드(638)와 비아(626)를 연결한다. 트레이스(616)는 기판 본드패드(617)와 비아(614)를 연결한다. 도 6은 또한 다이 어태치 패드(611)의 평면도를 보여준다. 도 6에서는 간결함을 위해, 단지 비아(602, 626 및 614), 트레이스(604, 610 및 616), 기판 본드패드(606, 617 및 638)만이 도시되어 있음을 알아야 할 것이다.
도 6의 구조체(600)에서 비아(602)는 다이 어태치 패드(611)에 인접하여 위치한다. 비아(602)는 도 1의 구조체(100)의 지지 패드(117)와 같은 통상적인 접지접속에 연결될 수 있다. 비아(614)는 다이 어태치 패드(611)의 코너에 위치한다. 구조체(600)에서, 비아(614)는 도 1의 구조체(100)의 지지 패드(117)와 같은, 도 6에 도시되어 있지 않은 통상적인 접지접속에 연결될 수 있다. 도 6의 구조체(600)에서, 비아(626)와 같은 "주변" 비아는 전형적으로 "신호" 비아로서 기능을 한다.
상술한 바와 같이, 도 6의 구조체(600)에서, 트레이스(604, 610 및 616)는 각각 기판 본드패드(606, 638 및 617)를 비아(602, 626 및 614)에 연결시킨다. 트레이스(604, 610 및 616)는 각각 서로 다른 길이를 가진다. 도 6에 나타낸 바와 같이, 기판 본드 패드(606, 638 및 617)는 각각 비아(602, 626 및 614)로부터 다른 거리에 있다. 또한 트레이스(604) 및 트레이스(616)는 서로 다른 두께를 가진다. 도 6의 구조체(600)는 다양한 기판 본드패드의 사용 및 비아 위치, 트레이스 길이 및 트레이스 두께에 디자인 융통성을 부여한다.
도 7의 구조체(700)는 소우 싱귤레이션 단계의 완료 후 본 발명의 일실시예에 따르는 전형적인 구조체의 평면도를 도시한 것이다. 구조체(700)는 도 1의 기판(120)에 대응하는 기판(720)을 포함한다. 그러나, 도 1의 구조체(100)와는 대조적으로, 구조체(700)는 기판(720)의 상면(718)에 내장된 인덕터(760)를 포함한다. 도 1의 구조체(100)와는 대조적으로, 구조체(700)에서 기판 본드 패드는 비아와 오버랩되지 않고 접촉된다. 예를 들면, 기판 신호 본드 패드(738)는 비아(726)와 오버랩되지 않고 접촉된 것으로 도시되어 있다. 이는 도 1에서 기판 신호 본드 패드(138)가 비아(126)와 접촉이 아니라 오버랩되는 것과는 대조적인 것이다.
도 7에 대해 보다 상세히 설명하자면, 반도체 다이(710)는 기판(700)의 상면(718)에 다이 어태치 물질에 의해 다이 어태치 패드에 부착된다. 다이 어태치 패드 및 다이 어태치 물질은 도 7에 도시되어 있지 않다. 기판(720)은 폴리테트라플루오로에틸렌 등의 2층 유기 라미네이트를 포함할 수 있다. 그러나, 기판(720)은 FR4를 기본물로 하는 라미네이트 등의 다른 유기물질을 포함할 수도 있다. 일실시 예에서, 기판(720)은 산화 알루미늄(Al2O3) 등과 같은 세라믹 물질일 수도 있다. 도 7의 구조체(700)에서, 기판(720)의 두께는 약 100.0 ∼ 150.0미크론일 수 있다. 그러나, 기판(720)의 두께는 본 발명의 다른 실시예에서는 다를 수도 있다.
또한 도 7에 도시된 바와 같이, 신호 본딩 와이어(734)의 제 1 단부는 반도체 다이(710) 상의 반도체 다이 신호 본드패드(704)에 접합되며, 신호 본딩 와이어(734)의 제 2 단부는 기판 신호 본드패드(732)에 접합된다. 신호 본딩 와이어(740)의 제 1 단부는 반도체 다이(710) 상의 반도체 다이 신호 본드패드(706)에 접합되며, 신호 본딩 와이어(740)의 제 2 단부는 기판 신호 본드패드(738)에 접합된다. 신호 본딩 와이어(734 및 740)는 각각 도 1의 구조체(100)에서 신호 본딩 와이어(134 및 140)에 대응하며, 일반적으로 신호 본딩 와이어(134 및 140)와 동일한 물질을 포함한다. 신호 본딩 와이어(734 및 740)는 금일 수 있으며, 알루미늄 등의 다른 금속을 포함할 수도 있다. 신호 본딩 와이어(734 및 740)의 직경은 30.0미크론일 수 있으며 다른 크기의 직경을 선택할 수도 있다.
도 7에서, 기판 신호 본드패드(732)는 기판(720)의 상면(718)에 형성된다. 기판 신호 본드패드(732 및 738)는 각각 도 1의 구조체(100)에서 신호 본드패드(132 및 138)에 대응하며, 일반적으로 신호 본드패드(132 및 138)와 동일한 물질을 포함한다. 구조체(700)에서, 기판 신호 본드패드(732 및 738)는 니켈-도금 구리를 포함할 수 있다. 기판 신호 본드패드(732 및 738)는 상기 니켈-도금 구리 위에 금 도금층을 추가로 포함할 수 있다. 그러나, 기판 신호 본드패드(732 및 738)는 다른 금속을 포함할 수도 있다. 예컨대 기판 신호 본드패드(732 및 738)는 알루미늄, 몰리브덴, 텅스텐 또는 금을 포함할 수 있다. 도 7의 구조체(700)에서, 기판 신호 본드패드(732 및 738)는 각각 비아(730 및 726)와 접촉된다. 본 발명의 다른 실시예에서, 기판 신호 본드패드(732 및 738)는 각각 비아(730 및 726)와 접촉되는 대신, 비아(730 및 726)와 오버랩될 수 있다.
도 7을 계속 설명하면, 비아(726 및 730)는 기판(720) 내에 위치된다. 비아(726 및 730)는 각각 도 1의 구조물(100)에서 비아(126 및 130)에 대응하며, 일반적으로 비아(126 및 130)와 동일한 물질을 포함한다. 구조체(700)에서, 비아(726 및 730)는 구리를 포함할 수 있으며, 실제로 예시적인 구조체(700)에서 비아(726 및 730)는 구리로 충진된다. 그러나 비아(726 및 730)는 본 발명의 범위로부터 벗어나지 않는 한도 내에서 다른 금속으로 충진될 수 있다.
또한 도 7에 도시되어 있는 바와 같이, 인덕터(760)는 기판(720)의 상면(718)에 형성된다. 구조체(700)에서, 인덕터(760)는 구리 등과 같은 도체를 포함할 수 있다. 그러나, 인덕터(760)는 다른 금속을 포함할 수 있다. 예를 들면, 인덕터(760)는 알루미늄, 몰리브덴, 텅스텐 또는 금을 포함할 수 있다. 구조체(700)에서, 인덕터(760)는 "나선형" 인덕터이다. 그러나, 인덕터(760)는 본 발명의 범위로부터 벗어나지 않는 한도 내에서 다른 모양을 가질 수 있다. 구조체(700)에서, 인덕터(760)의 길이(794)는 약 1.5밀리미터일 수 있으며, 세그먼트 폭(770)은 약 50.0 ∼ 75.5미크론일 수 있다. 인덕터(760)를 구성하는 금속 세그먼트(또는 금속 "권수(turns)")의 두께는 약 20.0미크론일 수 있다. 본 실시예에서, 인덕터(760) 는 약 0.7 ∼ 15.0nH 범위의 인덕턴스를 가지도록 형성될 수 있다. 그러나, 본 발명의 다른 실시예에서 인덕터(760)의 인덕턴스는 약 60.0 ∼ 70.0nH 만큼 높은 범위에 해당될 수도 있다. 본 발명의 실시예에서, 인덕터(760)의 Q("품질 인자")는 주파수 2.0GHz에서 약 73.0일 수 있다.
구조체(700)에서, 신호 본딩 와이어(766)의 제 1 단부는 변경되는 위치에서 인덕터(760)에 접합된다. 예를 들어, 신호 본딩 와이어(766)의 제 1 단부는 인덕터(760)의 단자(762)에 접합될 수 있다. 이 대신, 신호 본딩 와이어(766)의 제 1 단부는 인덕터(760)의 단자(782)에 접합될 수 있다. 또 이 대신, 신호 본딩 와이어(766)의 제 1 단부는 인덕터(760)의 단자(784)에 접합될 수도 있다. 신호 본딩 와이어(766)의 제 2 단부는 기판 신호 본드패드(768)에 접합된다. 신호 본딩 와이어(772)의 제 1 단부는 인덕터(760)의 단자(764)에 접합되며, 신호 본딩 와이어(772)의 제 2 단부는 반도체 다이 신호 본드패드(774)에 접합된다.
도 7에 대해 계속 설명하자면, 신호 본딩 와이어(766 및 772)는 금일 수 있으며, 알루미늄 등의 다른 금속을 포함할 수도 있다. 신호 본딩 와이어(766 및 772)의 직경은 30.0미크론일 수 있으며 다른 크기의 직경을 선택할 수도 있다. 구조체(700)에서, 인덕터(760)의 단자(762, 764, 782 및 784)는 니켈-도금 구리를 포함할 수 있다. 단자(764 및 766)는 상기 니켈-도금 구리 위에 금 도금층을 추가로 포함할 수 있다. 그러나, 단자(762, 764, 782 및 784)는 알루미늄, 몰리브덴, 텅스텐 또는 금과 같은 다른 금속을 포함할 수 있다. 도 7의 구조체(700)에서, 간결함을 위해, 단지 비아(726 및 730), 기판 신호 본드패드(732, 738 및 768), 반도체 신호 본드패드(704, 706 및 774) 및 신호 본딩 와이어(734, 740, 772 및 766)만이 특별히 설명되어 있음을 알아야 할 것이다.
도 7의 구조체(700)의 모양은 정사각형일 수도 있다. 예를 들면, 단수화된 구조체(700)에서 기판(720)의 측변(778)과 측변(780)은 각각 5.0밀리미터일 수 있다. 또 다른 예로서, 또 다른 정사각형-모양의 "패키지 사이즈"는 4.0밀리미터 × 4.0밀리미터, 6.0밀리미터 × 6.0밀리미터, 또는 7.0밀리미터 × 7.0밀리미터일 수도 있다. 또 다른 실시예에서, 구조체(700)의 모양은 직사각형일 수도 있다. 직사각형-모양의 실시예의 "패키지 사이즈"는 3.9밀리미터 × 4.9밀리미터일 수 있다. 또 다른 예로서, 직사각형-모양의 실시예의 또 다른 "패키지 사이즈"는 4.4밀리미터 × 6.5밀리미터, 또는 4.4밀리미터 × 7.8밀리미터일 수도 있다.
도 8의 구조체(800)는 본 발명의 일실시예에 따르는 예시적인 구조체의 단면도를 도시한 것이다. 도 8의 구조체(800)는 도 7의 기판(720)에 대응하며, 또한 도 1의 기판(120)에 대응하는 기판(820)을 포함한다. 그러나 도 1의 구조체(100)와는 대조적으로 구조체(800)에서는 기판 신호 본드패드가 비아와 접촉되는 대신에 비아와 오버랩된다. 예를 들어, 기판 신호 본드패드(832)는 비아(851)와 접촉되는 것이 아니라 오버랩되는 것으로 도시되어 있다. 이것은 비아(730)와 오버랩되는 것이 아니라 접촉되고 있는 도 7의 기판 신호 본드패드(732)와는 대조적이다.
도 8에 대해 계속 설명하자면, 반도체 다이(810)는 다이 어태치(812)에 의해 다이 어태치 패드(811)에 부착되어 있다. 다이 어태치 패드(811)는 도 1의 구조체(100)의 다이 어태치 패드(111)에 대응하며, 일반적으로 다이 어태치 패드(111) 와 동일한 물질을 포함한다. 다이 어태치 패드(811)는 AUS-5 솔더 마스크를 포함할 수 있으며, 이것(즉, 다이 어태치 패드(811))은 반도체 다이(810) 바로 아래의 솔더 마스크의 세그먼트를 말한다. 그러나, 다이 어태치 패드(811)는 솔더 마스크가 아닌 다른 물질을 포함할 수 있다. 다이 어태치 패드(811)의 두께는 예를 들어 10.0 ∼ 30.0 미크론일 수 있다. 다이 어태치(812)는 도 1의 구조체(100)의 다이 어태치(112)에 대응하며, 일반적으로 다이 어태치(812)와 동일한 물질을 포함한다. 다이 어태치(812)는 은으로 충진된 에폭시 또는 비스말레미드를 포함할 수 있다. 일반적으로, 다이 어태치(812)는 전기적으로 전도성 또는 전기적으로 절연성, 열경화성 접착제 또는 이들의 혼합물일수도 있다. 그러나, 본 발명의 실시예에서 다이 어태치(812)는 전기적으로 및 열적으로 전도성이다.
솔더 마스크(813)는 기판(820)의 상면(818)에 도포된다. 솔더 마스크(813)는 도 1의 구조체(100)의 솔더 마스크(113)에 대응하며, 일반적으로 솔더 마스크(113)와 동일한 물질을 포함한다. 솔더 마스크(813)는 AUS-5일 수 있으나, 솔더 마스크(813)는 다른 물질을 포함할 수 있다. 솔더 마스크(813)의 두께는 예컨대 10.0미크론 내지 30.0미크론일 수 있다. 솔더 마스크(815)는 기판(820)의 하면(824)에도 도포된다. 솔더 마스크(815)는 도 1의 구조체(100)의 솔더 마스크(115)에 대응하며, 일반적으로 솔더 마스크(115)와 동일한 물질로 구성된다. 솔더 마스크(815)는 AUS-5일 수 있으나, 솔더 마스크(815)는 다른 물질을 포함할 수 있다. 솔더 마스크(815)의 두께는 예컨대 10.0미크론 내지 30.0미크론일 수 있다.
기판(820)은 폴리테트라플루오로에틸렌 등의 2층 유기 라미네이트를 포함할 수 있다. 그러나, 기판(820)은 FR4를 기본물로 하는 라미네이트 등의 다른 유기물질을 포함할 수도 있다. 본 발명의 일실시예에서, 기판(820)은 산화 알루미늄(Al2O3) 등과 같은 세라믹 물질일 수도 있다. 도 8의 구조체(800)에서, 기판(820)의 두께(822)는 약 100.0 ∼ 150.0미크론일 수 있다. 그러나, 기판(820)의 두께(822)는 본 발명의 다른 실시예에서는 다를 수도 있다.
도 8에 대해 계속 설명하자면, 지지 패드(817)는 기판(820)의 상면(818)에 형성된다. 지지 패드(817)는 도 1의 구조체(100)의 지지 패드(117)에 대응하며, 일반적으로 지지 패드(117)와 동일한 물질을 포함한다. 일실시예에서, 지지 패드(817)는 구리일 수 있으나, 지지 패드(817)는 다른 금속을 포함할 수 있다. 예를 들어, 지지 패드(817)는 알루미늄, 몰리브덴, 텅스텐 또는 금일 수도 있다. 본 발명의 일실시예에서, 반도체 다이(810)는 지지 패드(817)에 직접 솔더링될 수 있다.
기판 다운본드 영역(814)은 기판(820)의 상면(818)에 형성된다. 기판 다운본드 영역(814)은 도 1의 구조체(100)의 기판 다운본드 영역(114)에 대응하며, 일반적으로 기판 다운본드 영역(114)과 동일한 물질을 포함한다. 기판 다운본드 영역(814)은 니켈-도금 구리를 포함할 수 있다. 기판 다운본드 영역(814)은 상기 니켈-도금 구리 위에 금 도금층을 추가로 포함할 수 있다. 그러나 기판 다운본드 영역(814)은 알루미늄, 몰리브덴, 텅스텐 또는 금과 같은 다른 금속을 포함할 수도 있다.
또한 도 8에 도시된 바와 같이, 다운본딩 와이어(816)의 제 1 단부는 반도체 다이(810) 상의 반도체 다이 접지본드패드(808)에 접합되고, 다운본딩 와이어(816)의 제 2 단부는 기판 다운본드 영역(814)에 접합된다. 다운본딩 와이어(816)는 도 1의 구조체(100)의 다운본딩 와이어(116)에 대응하며, 일반적으로 다운본딩 와이어(116) 와 동일한 물질을 포함한다. 다운본딩 와이어(816)는 금일 수도 있으나, 알루미늄 등의 다른 금속을 포함할 수도 있다. 다운본딩 와이어(816)의 직경은 대략 30.0미크론일 수 있으나, 다른 직경을 택할 수도 있다. 또한 도 8에 도시된 바와 같이, 신호 본딩 와이어(834)의 제 1 단부는 반도체 다이(810) 상의 반도체 다이 신호 본드패드(804)에 접합되고, 신호 본딩 와이어(834)의 제 2 단부는 기판 신호 본드패드(832)에 접합된다. 신호 본딩 와이어(834)는 도 1의 구조체(100)의 신호 본딩 와이어(134)에 대응하며, 일반적으로 신호 본딩 와이어(134)와 동일한 물질을 포함한다. 신호 본딩 와이어(834)는 금일 수도 있으나, 알루미늄 등의 다른 금속을 포함할 수도 있다. 신호 본딩 와이어(834)의 직경은 대략 30.0미크론일 수 있으나, 다른 직경을 택할 수도 있다.
도 8에 대해 계속 설명하자면, 기판 신호 본드패드(832)는 기판(820)의 상면(818)에 형성된다. 신호 본딩 와이어(832)는 도 1의 구조체(100)의 신호 본딩 와이어(132)에 대응하며, 일반적으로 신호 본딩 와이어(132)와 동일한 물질을 포함한다. 구조체(800)에서, 기판 신호 본드패드(832)는 니켈-도금 구리를 포함할 수 있다. 기판 신호 본드패드(832)는 상기 니켈-도금 구리 위에 금 도금층을 추가로 포함할 수 있다. 그러나, 기판 신호 본드패드(832)는 알루미늄, 몰리브덴, 텅스텐 또는 금과 같은 다른 금속을 포함할 수도 있다. 도 8의 구조체(800)에서, 기판 신호 본드패드(832)는 비아(851)와 오버랩된다. 본 발명의 다른 실시예에서, 기판 신호 본드패드(832)는 비아(851)와 접촉할 수 있다. 기판 신호 본드패드(832)는 인덕터(883)의 제 1 단자로서 사용된다.
또한 도 8에서, 기판 신호 본드패드(881)는 기판(820)의 상면(818)에 형성된다. 기판 신호 본드패드(881)는 니켈-도금 구리를 포함할 수 있다. 기판 신호 본드패드(881)는 상기 니켈-도금 구리 위에 금 도금층을 더 포함할 수 있다. 그러나 기판 신호 본드패드(881)는 알루미늄, 몰리브덴, 텅스텐 또는 금과 같은 다른 금속을 포함할 수도 있다. 도 8의 구조체(800)에서, 기판 신호 본드패드(881)는 비아(879)와 오버랩된다. 본 발명의 다른 실시예에서, 기판 신호 본드패드(881)는 비아(879)와 오버랩되는 대신, "접촉"된다. 기판 신호 본드패드(881)는 인덕터(883)의 제 2 단자로서 사용된다.
비아(828)는 기판(820)내에 위치하게 된다. 비아(828)는 기판(820)의 상면(818)으로부터 하면(824)까지 연장된다. 비아(828)는 도 1의 구조체(100)의 비아(128)에 대응하며, 일반적으로 비아(128)와 동일한 물질을 포함한다. 비아(828)는 구리를 포함할 수 있으며, 실제로 예시적인 구조체(800)에서 비아(828)는 구리로 충진된다. 그러나 비아(828)는 본 발명의 범위로부터 벗어남이 없이 다른 금속으로 충진될 수 있다.
"나선형" 인덕터로서 형성되는 구조체(700)의 인덕터(760)와는 대조적으로, 구조체(800)의 인덕터(883)는 "솔레노이드" 구조로서 형성된다. 인덕터(883)는 상호접속 금속 세그먼트(853, 857, 861, 865, 869, 873 및 877)와 비아 금속 세그먼트(851, 855, 859, 863, 867, 871, 875 및 879)로 구성된다. 기판 신호 본드패드(832)는 인덕터(883)의 제 1 단자에서 비아 금속 세그먼트(851)에 접속되며, 기판 신호 본드패드(881)는 인덕터(883)의 제 2 단자에서 비아 금속 세그먼트(879)에 접속된다. 상호접속 금속 세그먼트(857, 865 및 873)는 기판(820)의 상면(818)에 형성된다. 상호접속 금속 세그먼트(857, 865 및 873)는 구리를 포함할 수 있으나, 알루미늄, 몰리브덴, 텅스텐 또는 금 등의 다른 금속을 포함할 수도 있다. 또한 도 8에 도시된 바와 같이, 상호접속 금속 세그먼트(853, 861, 869 및 877)는 기판(820)의 하면(824)에 형성된다. 상호접속 금속 세그먼트(853, 861, 869 및 877)는 구리를 포함할 수 있으나, 알루미늄, 몰리브덴, 텅스텐 또는 금 등의 다른 금속을 포함할 수도 있다.
도 8에 도시된 바와 같이, 비아 금속 세그먼트(851, 855, 859, 863, 867, 871, 875 및 879)는 기판(820)내에 위치하며, 기판(820)의 상면(818)으로부터 하면(824)까지 연장된다. 비아 금속 세그먼트(851, 855, 859, 863, 867, 871, 875 및 879)는 구리와 같은 열적으로 전기적으로 전도성인 물질을 포함할 수 있으며, 실제로 예시적인 구조체(800)에서 비아 금속 세그먼트(851, 855, 859, 863, 867, 871, 875 및 879)는 구리로 충진된다. 그러나 비아 금속 세그먼트(851, 855, 859, 863, 867, 871, 875 및 879)는 본 발명의 범위로부터 벗어남이 없이 다른 금속으로 충진될 수 있다.
또한 도 8에 도시된 바와 같이, 열 스프레더(848)는 기판(820)의 하면(824) 상에 형성된다. 열 스프레더(848)는 도 1의 구조체(100)의 열 스프레더(148)에 대응하며, 일반적으로 열 스프레더(148)와 동일한 물질을 포함한다. 구조체(800)에서, 열 스프레더(848)는 구리일 수 있으나, 열 스프레더(848)는 알루미늄, 몰리브덴, 텅스텐 또는 금과 같은 다른 금속을 포함할 수도 있다. 예시적인 구조체(800)에서, 열 스프레더(848)는 솔더(847)에 의해 PCB(850)에 부착된다. 그러나 열 스프레더(848)를 PCB (850)에 부착하기 위해 다른 공지의 방법이 사용될 수도 있다. 도 1의 구조체(100)의 랜드(144 및 146)와 같은 랜드는 도 8의 구조체(800)에서 도시되어 있지 않다. 그러나, 구조체(800)에서 랜드는 기판(820)의 하면(824)에 형성되며, 일반적으로 도 1의 구조체(100)의 랜드(144 및 146)와 동일한 물질을 포함한다.
이제 도 7의 구조체(700)에서 인덕터(760)의 동작에 대해서 설명하고자 한다. 앞서 설명한 바와 같이, 구조체(700)에서 인덕터(760)는 기판(720)의 상면(718)에 형성된다. 앞서 기술한 바와 같이, 인덕터(760)의 단자(764)에 접합함으로써 인덕터(760)의 제 1 단자에 전기적 접속이 이루어질 수 있다. 인덕터(760)의 단자(762, 782)나 단자(784)에 접합함으로써 인덕터(760)의 제 2 단자에 전기적 접속이 이루어질 수 있다. 인덕터(760)를 형성하는 인덕터 길이, 즉 트레이스는 인덕터(760)의 어느 한 단자(762, 782 또는 784)에 접합함으로써 다양화시킬 수 있다. 도체의 인덕턴스는 도체의 길이에 비례한다는 것은 공지되어 있는 사실이다. 그러므로 어느 한 단자(762, 782 또는 784)에서 인덕터(760)의 제 2 단자에 접합함 으로써, 인덕터(760)의 인덕턴스를 다양화시킬 수 있다. 이리하여, 인덕터(760)의 제 2 단자에서 다수의 접합 위치를 제공함으로써, 구조체(700)는 인덕터(760)의 인덕턴스가 특별한 용도에서 요구되는 인덕턴스에 더욱 더 근접하도록 "정밀 조정(fine turn)"될 수 있다.
본 발명의 다른 실시예에서, 인덕터는 구조체(700)의 반도체 다이(710)와 같은 반도체 다이 밑에 위치할 수 있다. 이 실시예에서, 도 7의 인덕터(760)와 유사한 또 다른 인덕터가 구조체(700)의 기판(720) 하면의 인덕터(760) 바로 밑에 형성될 수 있다. 따라서, 인덕터(760)를 기판(720)의 하면상의 인덕터(760) 밑에 형성되는 유사 인덕터와 가교-결합시킴으로써, 구조체(700)에서 변형체를 형성시킬 수 있다. 이 가교-결합된 인덕터, 즉 인덕터(760)와 기판(720)의 하면상의 인덕터(760) 밑에 형성되는 유사 인덕터는 동일한 수의 또는 다른 수의 "권수(turns)"를 가질 수 있다.
앞서 기술한 바와 같이, 구조체(700)는 구조체(100)의 장점과 특징을 유지하면서, 또한 내장된 인덕터를 구비한다. 인덕터(760)는 도 5와 관련하여 설명된 것과 유사한 공정 단계를 이용하여 형성되며, 여기서는 공정 단계, 그 자체에 대해서는 반복 설명하지 않는다. 인덕터(760)의 형성은 구조체(700)에서 나머지 다른 소자들의 형성과 함께 이루어진다. 더군다나, 반도체 다이 신호 본드패드(774)와 같은 반도체 다이 신호 본드패드는 인덕터(760)의 제 1 단자로서 사용되는 단자(764)와 같은 인덕터(760)의 단자에 용이하게 접속된다. 또한 단자(762)와 같은 인덕터(760)의 제 2 단자도 기판 신호 본드패드(768)를 통해 용이하게 액세스할 수 있다. 또한 인덕터(760)의 내장은 추가적인 형성 단계 또는 제조 비용을 초래하지 않으면서, "빌트인"되며 비교적 큰 인덕턴스 값을 가지는 인덕터를 달성하기 용이하게 해 준다. 따라서, 구조체(700)는 구조체(100)의 장점과 특징으로 유지하면서, 인덕터(760)의 부가적 이점도 제공한다.
이제 도 8의 구조체(800)에서 인덕터(883)의 동작에 대해서 설명하고자 한다. 도 1의 구조체(100)에서와 같이 비교하면, 구조체(800)는 구조체(100)와 공통적으로 다수의 장점과 특징을 가진다. 더군다나, 구조체(800)는 그 안에 내장된 인덕터, 즉 인덕터(883)를 구비한다. 다음은 구조체(100)와 공통적으로 가지는 구조체(800)의 특징과 장점을 보여준다. 구조체(800)에서, 다운 본딩 와이어(816)는 반도체 다이(810) 상의 반도체 다이 접지 본드패드(808)와 기판 다운본드 영역(814) 사이에 전기적 접지접속을 제공한다. 기판 다운본드 영역(814)은 반도체 다이(810)에 매우 근접하여 위치된다. 반도체 다이(810)에 매우 근접하여 기판 다운본드 영역(814)을 위치시킴으로써, 구조체(800)는 반도체 다이 접지 본드패드(808)와 기판 다운본드 영역(814) 사이에 최소 길이의 전기적 접지접속을 제공한다.
지지패드(817)는 반도체 다이 접지 본드패드에 큰 공통의 접지접속을 제공함으로써 반도체 다이(810)에 대한 "접지면"으로서 기능을 한다. 따라서, 반도체 다이 접지패드(808)는 다운본딩 와이어(816)에 의해 기판 다운본드 영역(814)에 전기적으로 접속되며, 기판 다운본드 영역(814)은 지지패드(817)의 일부가 된다. 기판 다운본드 영역(814)은 지지패드(817)의 일부가 되기 때문에, 구조체(800)는 반도체 다이 접지패드(808)와 지지패드(817) 사이에 최소길이의 전기적 접지접속을 제공한 다. 또한 비아(828)는 지지패드(817) 및 열 스프레더(848)에 전기적으로 접속된다. 따라서 기판 다운본드 영역(814), 지지패드(817), 비아(828) 및 열 스프레더(848)는 반도체 다이 접지패드(808)와 열 스프레더(848) 사이에 저저항, 저인덕턴스의 최소 길이의 전기적 접지 접속을 제공하도록 결합된다.
또한 도 8의 구조체(800)에서, 다수의 비아(828)가 사용될 수 있다. 비아(828)는 지지패드(817)와 열 스프레더(859) 사이에 전기적으로 병렬 접속되기 때문에, 이들 비아(828)는 지지패드(817)와 열 스프레더(859) 사이에 단일 비아에 의해 제공되는 저항성 및 유도성 경로보다 훨씬 낮은 저항성 및 유도성 경로를 제공한다. 따라서, 도 1의 구조체(100)에 대해 기술한 바와 같이, 도 8의 비아(828) 등과 같은 다수의 비아를 이용함으로써, 구조체(800)는 지지패드(817)와 열 스프레더(848) 사이에 저저항, 저인덕턴스의 최소길이의 전기적 접지 접속을 제공한다.
구조체(800)는 구조체(100)의 장점과 특징을 유지하면서, 또한 내장된 인덕터(883)를 구비한다. 인덕터(883)는 도 5와 관련하여 설명된 것과 유사한 공정 단계를 이용하여 형성되며, 여기서는 공정 단계, 그 자체에 대해서는 반복 설명하지 않는다. 인덕터(883)의 형성은 구조체(800)에서 나머지 다른 소자들의 형성과 함께 이루어진다. 특히, 인덕터(883)의 형성은 지지 패드(817), 비아(828) 및 열 스프레더(848)의 형성과 함께 이루어진다. 더군다나, 반도체 다이(810)의 신호 본드패드(804)와 같은 신호 본드패드는 인덕터(883)의 제 1 단자로서 사용되는 기판 신호 본드패드(832)와 같은 인덕터(883)의 단자에 용이하게 접속된다. 또한 인덕터(883)의 제 2 단자도 기판 신호 본드패드(881)를 통해 용이하게 접근할 수 있 다. 또한 인덕터(760)의 내장은 추가적인 형성 단계 또는 제조 비용을 초래하지 않으면서, "빌트인"되며 비교적 큰 인덕턴스 값을 가지는 인덕터를 달성하기 용이하게 해 준다. 따라서, 구조체(800)는 구조체(100)의 장점과 특징으로 유지하면서, 인덕터(883)의 부가적 이점도 제공한다.
앞서 기술한 상세한 설명에 의해, 본 발명은 인덕터가 내장된 무연 칩 캐리어의 제조 방법 및 그 구조체를 제공한다는 것을 이해할 것이다. 또한 본 발명은 반도체 다이에 의해 발생된 열의 효율적인 소모도 제공한다. 더욱이 본 발명은 낮은 기생인자, 낮은 인덕턴스 및 저항성 접지 접속을 제공한다. 본 발명의 상술한 설명으로부터 본 발명의 범위를 벗어나지 않고도 본 발명의 사상을 실현하기 위해 다양한 기술이 실행될 수 있음이 분명해졌다. 더욱이, 본 발명은 특정 실시예를 참고로 설명하였으나 당해 기술분야의 숙련된 기술자라면 본 발명의 사상 및 범위를 벗어나지 않고도 변경을 가할 수 있다는 것을 알 수 있다. 상술한 실시예는 모두 예시를 위해 고려된 것이며 제한하기 위한 것이 아니다. 본 발명은 본 명세서에 기술된 특정 실시예에 한정되는 것은 아니며, 본 발명의 범위로부터 벗어나지 않는 한도 내에서 많은 재배열, 수정, 및 대체가 가능하다.
이제까지 인덕터가 내장된 무연 칩 캐리어의 구조체 및 그 제조방법에 대해서 설명하였다.

Claims (35)

  1. 다이를 수용하기 위한 상면을 갖는 기판과;
    상기 기판 상면의 패터닝된 도체로서, 상기 도체는 제 1 단자 및 제 2 단자를 갖고, 상기 제 1 및 제 2 단자 각각은 상기 기판의 상기 상면에 위치하며, 상기 제 1 단자는 제 1 기판 신호 본드패드에 접속되고, 상기 제 1 기판 신호 본드패드는 상기 기판의 상기 상면에 위치하며, 상기 도체의 제 2 단자는 제 1 다이신호 본드패드에 접속되고, 상기 제 1 다이신호 본드패드는 상기 기판의 상기 상면에 위치하는 도체와;
    상기 기판의 하면에 부착된 인쇄회로기판과;
    상기 기판 내의 적어도 하나의 비아를 구비하며,
    상기 적어도 하나의 비아는 제 2 다이 신호 본드패드와 상기 인쇄회로기판 사이에 전기적 접속을 제공하는 것을 특징으로 하는 구조체.
  2. 제 1 항에 있어서,
    상기 다이는 반도체 다이인 것을 특징으로 하는 구조체.
  3. 제 1 항에 있어서,
    상기 기판은 유기 물질을 포함하는 것을 특징으로 하는 구조체.
  4. 제 1 항에 있어서,
    상기 기판은 세라믹 물질을 포함하는 것을 특징으로 하는 구조체.
  5. 제 1 항에 있어서,
    상기 적어도 하나의 비아는 제 2 기판 신호 본드패드와 상기 인쇄회로기판 사이에 전기적 접속을 제공하며, 상기 제 2 기판 신호 본드패드는 상기 제 2 다이 신호 본드패드에 전기적으로 접속되는 것을 특징으로 하는 구조체.
  6. 제 5 항에 있어서,
    상기 제 2 기판 신호 본드패드는 본딩 와이어에 의해 상기 제 2 다이 신호 본드패드에 전기적으로 접속되는 것을 특징으로 하는 구조체.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 비아는 상기 제 2 다이 신호 본드패드와 랜드 사이에 전기적 접속을 제공하며, 상기 랜드는 상기 인쇄회로기판에 전기적으로 접속되는 것을 특징으로 하는 구조체.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 비아는 제 2 기판 신호 본드패드와 랜드 사이에 전기적 접속을 제공하며, 상기 제 2 기판 신호 본드패드는 상기 제 2 다이 신호 본드패드에 전기적으로 접속되고, 상기 랜드는 상기 인쇄회로기판에 전기적으로 접속되는 것을 특징으로 하는 구조체.
  9. 제 8 항에 있어서,
    상기 제 2 기판 신호 본드패드는 본딩 와이어에 의해 상기 제 2 다이 신호 본드패드에 전기적으로 접속되는 것을 특징으로 하는 구조체.
  10. 제 1 항에 있어서,
    상기 적어도 하나의 비아는 열적으로 전도성인 물질을 포함하는 것을 특징으로 하는 구조체.
  11. 제 1 항에 있어서,
    상기 도체는 인덕터인 것을 특징으로 하는 구조체.
  12. 제 11 항에 있어서,
    상기 인덕터의 제 1 단자는 상기 제 1 기판 신호 본드패드에 접속되고, 상기 인덕터의 제 2 단자는 상기 제 1 다이 신호 본드패드에 접속되는 것을 특징으로 하는 구조체.
  13. 다이를 수용하기 위한 상면을 갖는 기판과;
    상기 기판 내의 패터닝된 도체로서, 상기 도체는 인덕터를 포함하고, 상기 도체는 제 1 단자 및 제 2 단자를 가지며, 상기 제 1 및 제 2 단자 각각은 상기 기판의 상기 상면에 위치하고, 제 1 기판 신호 본드패드는 상기 도체의 상기 제 1 단자이고, 제 2 기판 신호 본드패드는 상기 도체의 상기 제 2 단자인 도체와 ;
    상기 기판의 하면에 부착된 인쇄회로기판과;
    상기 기판 내의 적어도 하나의 비아를 구비하며,
    상기 적어도 하나의 비아는 다이 신호 본드패드와 상기 인쇄회로기판 사이에 전기적 접속을 제공하는 것을 특징으로 하는 구조체.
  14. 제 13 항에 있어서,
    상기 다이는 반도체 다이인 것을 특징으로 하는 구조체.
  15. 제 13 항에 있어서,
    상기 기판은 유기 물질을 포함하는 것을 특징으로 하는 구조체.
  16. 제 13 항에 있어서,
    상기 기판은 세라믹 물질을 포함하는 것을 특징으로 하는 구조체.
  17. 제 13 항에 있어서,
    상기 적어도 하나의 비아는 상기 다이 신호 본드패드와 랜드 사이에 전기적 접속을 제공하며, 상기 랜드는 상기 인쇄회로기판에 전기적으로 접속되는 것을 특징으로 하는 구조체.
  18. 제 13 항에 있어서,
    상기 적어도 하나의 비아는 열적으로 전도성인 물질을 포함하는 것을 특징으 로 하는 구조체.
  19. 제 13 항에 있어서,
    상기 도체는 상기 기판 내에 복수의 비아 금속 세그먼트를 포함하는 것을 특징으로 하는 구조체.
  20. 제 19 항에 있어서,
    상기 도체는 솔레노이드 인덕터를 포함하는 것을 특징으로 하는 구조체.
  21. 반도체 다이를 수용하기 위한 구조체의 제조방법에 있어서,
    기판에 제 1 홀을 형성하는 단계와;
    상기 제 1 홀에 금속을 충진하여 제 1 비아를 형성하는 단계와;
    상기 기판 상면 상의 도체를 패터닝하여, 상기 도체는 제 1 단자 및 제 2 단자를 갖고, 상기 제 1 및 제 2 단자는 상기 기판의 상기 상면에 위치하며, 상기 도체의 상기 제 1 단자는 기판 신호 본드패드에 접속되고, 상기 기판 신호 본드패드는 상기 기판의 상기 상면에 위치하며, 상기 도체의 상기 제 2 단자는 다이신호 본드패드에 접속되고, 상기 다이신호 본드패드는 상기 기판의 상기 상면에 위치하도록 하는 단계와;
    상기 기판 상면의 지지 패드를 패터닝하고, 상기 기판 하면의 열 스프레더를 패터닝하는 단계를 포함하며,
    상기 제 1 비아는 상기 열 스프레더와 상기 지지패드 사이에 전기적 접속을 제공하고, 상기 지지패드는 상기 반도체 다이를 수용하기에 적합한 것을 특징으로 하는 제조방법.
  22. 제 21 항에 있어서,
    상기 기판은 유기 물질을 포함하는 것을 특징으로 하는 제조방법.
  23. 제 21 항에 있어서,
    상기 기판은 세라믹 물질을 포함하는 것을 특징으로 하는 제조방법.
  24. 제 21 항에 있어서,
    상기 기판의 하면을 인쇄회로기판에 부착시키는 단계를 추가로 포함하는 것을 특징으로 하는 제조방법.
  25. 제 24 항에 있어서,
    상기 제 1 비아는 상기 다이 신호 본드패드와 랜드 사이에 전기적 접속을 제공하며, 상기 랜드는 상기 인쇄회로기판에 전기적으로 접속되는 것을 특징으로 하는 제조방법.
  26. 제 21 항에 있어서,
    상기 제 1 비아는 열적으로 전도성인 물질을 포함하는 것을 특징으로 하는 제조방법.
  27. 제 21 항에 있어서,
    상기 도체는 인덕터인 것을 특징으로 하는 제조방법.
  28. 반도체 다이를 수용하기 위한 구조체의 제조방법에 있어서,
    기판 내의 도체를 패터닝하여, 상기 도체는 인덕터를 포함하고, 상기 도체는 제 1 단자 및 제 2 단자를 가지며, 상기 제 1 및 제 2 단자 각각은 상기 기판의 상면에 위치하고, 제 1 기판 신호 본드패드는 상기 도체의 상기 제 1 단자이며, 제 2 기판 신호 본드패드는 상기 도체의 상기 제 2 단자가 되도록 하는 단계와;
    상기 기판의 상기 상면의 지지 패드를 패터닝하고, 상기 기판 하면의 열 스프레더를 패터닝하는 단계를 포함하며,
    제 1 비아는 상기 열 스프레더와 상기 지지패드 사이에 전기적 접속을 제공하고, 상기 지지패드는 상기 반도체 다이를 수용하기에 적합한 것을 특징으로 하는 제조방법.
  29. 제 28 항에 있어서,
    상기 기판은 유기 물질을 포함하는 것을 특징으로 하는 제조방법.
  30. 제 28 항에 있어서,
    상기 기판은 세라믹 물질을 포함하는 것을 특징으로 하는 제조방법.
  31. 제 28 항에 있어서,
    상기 기판의 하면을 인쇄회로기판에 부착시키는 단계를 추가로 포함하는 것을 특징으로 하는 제조방법.
  32. 제 31 항에 있어서,
    상기 제 1 비아는 다이 신호 본드패드와 랜드 사이에 전기적 접속을 제공하며, 상기 랜드는 상기 인쇄회로기판에 전기적으로 접속되는 것을 특징으로 하는 제조방법.
  33. 제 28 항에 있어서,
    상기 제 1 비아는 열적으로 전도성인 물질을 포함하는 것을 특징으로 하는 제조방법.
  34. 제 28 항에 있어서,
    상기 도체는 상기 기판내에 복수의 비아 금속 세그먼트를 포함하는 것을 특징으로 하는 제조방법.
  35. 제 34 항에 있어서,
    상기 도체는 솔레노이드 인덕터를 포함하는 것을 특징으로 하는 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022029722A1 (en) * 2020-08-06 2022-02-10 Multek Technologies Limited Pcb for bare die mount and process therefore

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8178435B2 (en) 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US8421158B2 (en) * 1998-12-21 2013-04-16 Megica Corporation Chip structure with a passive device and method for forming the same
US6611055B1 (en) * 2000-11-15 2003-08-26 Skyworks Solutions, Inc. Leadless flip chip carrier design and structure
JP2003007902A (ja) * 2001-06-21 2003-01-10 Shinko Electric Ind Co Ltd 電子部品の実装基板及び実装構造
EP1471575A1 (en) * 2003-04-24 2004-10-27 Samsung Electronics Co., Ltd. Rf chip carrier having inductors provided therein and method of manufacturing the same
US7026664B2 (en) * 2003-04-24 2006-04-11 Power-One, Inc. DC-DC converter implemented in a land grid array package
US6940724B2 (en) * 2003-04-24 2005-09-06 Power-One Limited DC-DC converter implemented in a land grid array package
US7414505B2 (en) 2003-05-13 2008-08-19 Samsung Electronics Co., Ltd. High frequency inductor having low inductance and low inductance variation and method of manufacturing the same
TWI236763B (en) * 2003-05-27 2005-07-21 Megic Corp High performance system-on-chip inductor using post passivation process
US7042098B2 (en) * 2003-07-07 2006-05-09 Freescale Semiconductor,Inc Bonding pad for a packaged integrated circuit
US7068138B2 (en) * 2004-01-29 2006-06-27 International Business Machines Corporation High Q factor integrated circuit inductor
DE102004020172A1 (de) * 2004-04-24 2005-11-24 Robert Bosch Gmbh Monolithischer Regler für die Generatoreinheit eines Kraftfahrzeugs
JP2005347607A (ja) * 2004-06-04 2005-12-15 Olympus Corp 固体撮像装置、固体撮像素子チップ及びパッケージ
US7064279B2 (en) * 2004-09-23 2006-06-20 Motorola, Inc. Circuit board having an overlapping via
JP4972306B2 (ja) * 2004-12-21 2012-07-11 オンセミコンダクター・トレーディング・リミテッド 半導体装置及び回路装置
US20060186535A1 (en) * 2005-02-23 2006-08-24 Visteon Global Technologies, Inc. Semi-conductor die mount assembly
DE102005021991A1 (de) * 2005-05-09 2006-11-16 Dr. Johannes Heidenhain Gmbh Optoelektronische Anordnung und Verfahren zu deren Herstellung
US7345366B2 (en) * 2005-05-18 2008-03-18 Industrial Technology Research Institute Apparatus and method for testing component built in circuit board
GB2448270B (en) * 2006-02-10 2012-02-08 Innovatech Ltd Circuit board and radiating heat system for circuit board
TWI302027B (en) 2006-03-17 2008-10-11 Ind Tech Res Inst A wafer level packaging structure with inductors and manufacture method thereof
US8368501B2 (en) 2006-06-29 2013-02-05 Intel Corporation Integrated inductors
JP4919761B2 (ja) * 2006-10-27 2012-04-18 日東電工株式会社 配線回路基板および電子部品装置
US20090189727A1 (en) * 2008-01-29 2009-07-30 Inventec Corporation Inductor device
US7956446B2 (en) * 2008-05-13 2011-06-07 Infineon Technologies Ag Semiconductor device and method
SE534510C2 (sv) 2008-11-19 2011-09-13 Silex Microsystems Ab Funktionell inkapsling
US9433105B2 (en) * 2009-08-25 2016-08-30 International Business Machines Corporation Method of fabricating printed circuit boards
US20110048775A1 (en) * 2009-08-31 2011-03-03 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
KR101096041B1 (ko) 2009-12-10 2011-12-19 주식회사 하이닉스반도체 반도체 패키지
JP5318797B2 (ja) * 2010-02-23 2013-10-16 新光電気工業株式会社 実装基板および半導体装置
FR2964790A1 (fr) * 2010-09-13 2012-03-16 St Microelectronics Grenoble 2 Composant et dispositif semi-conducteur munis de moyens de dissipation de chaleur
KR101289186B1 (ko) * 2011-04-15 2013-07-26 삼성전기주식회사 인쇄회로기판 및 그 제조방법
CN102800639B (zh) * 2011-05-27 2016-12-14 阿尔特拉公司 混合集成封装结构
US8969985B2 (en) * 2011-08-30 2015-03-03 Infineon Technologies Ag Semiconductor chip package and method
US20130087921A1 (en) * 2011-09-19 2013-04-11 Infineon Technologies Ag Semiconductor Arrangement for Galvanically Isolated Signal Transmission and Method for Producing Such an Arrangement
JP6230777B2 (ja) * 2012-01-30 2017-11-15 新光電気工業株式会社 配線基板、配線基板の製造方法、及び発光装置
US8908383B1 (en) * 2012-05-21 2014-12-09 Triquint Semiconductor, Inc. Thermal via structures with surface features
JP6021504B2 (ja) * 2012-08-08 2016-11-09 キヤノン株式会社 プリント配線板、プリント回路板及びプリント回路板の製造方法
KR20140021910A (ko) * 2012-08-13 2014-02-21 삼성전기주식회사 코어기판 및 이를 이용한 인쇄회로기판
US9035194B2 (en) * 2012-10-30 2015-05-19 Intel Corporation Circuit board with integrated passive devices
US20140167900A1 (en) 2012-12-14 2014-06-19 Gregorio R. Murtagian Surface-mount inductor structures for forming one or more inductors with substrate traces
US9474166B2 (en) * 2012-12-21 2016-10-18 Canon Kabushiki Kaisha Printed wiring board, printed circuit board, and method for manufacturing printed circuit board
US9554453B2 (en) * 2013-02-26 2017-01-24 Mediatek Inc. Printed circuit board structure with heat dissipation function
US9167691B2 (en) * 2013-04-16 2015-10-20 Identive Group, Inc. Dual interface module and dual interface card having a dual interface module manufactured using laser welding
US9767957B2 (en) * 2013-08-12 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a tunable three dimensional inductor
GB2520952A (en) 2013-12-04 2015-06-10 Ibm Flip-chip electronic device with carrier having heat dissipation elements free of solder mask
US9245940B2 (en) * 2014-02-12 2016-01-26 Qualcomm Incorporated Inductor design on floating UBM balls for wafer level package (WLP)
TWI543308B (zh) * 2014-04-16 2016-07-21 Viking Tech Corp Electronic packaging structure and its ceramic substrate
WO2016038094A1 (de) * 2014-09-09 2016-03-17 Ceramtec Gmbh Mehrlagenkühler
US20180285706A1 (en) * 2015-10-06 2018-10-04 Thin Film Electronics Asa Electronic Device Having an Antenna, Metal Trace(s) and/or Inductor With a Printed Adhesion Promoter Thereon, and Methods of Making and Using the Same
WO2019066868A1 (en) * 2017-09-28 2019-04-04 Intel Corporation CROSSING INTERCONNECT HOLE STRUCTURE FOR INTEGRATED INDUCTION COIL OF HIGH DENSITY HOUSING
WO2019132957A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
TWI788775B (zh) * 2021-02-05 2023-01-01 恆勁科技股份有限公司 電感結構及其製法與電子封裝件及其製法暨封裝載板之製法
CN113784499A (zh) * 2021-08-05 2021-12-10 珠海市晶讯物联技术有限公司 一种针对模组散热的成品线路板及方法
US20230215810A1 (en) * 2021-12-30 2023-07-06 Advanced Semiconductor Engineering, Inc. Semiconductor package structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645479A (ja) * 1992-07-21 1994-02-18 Mitsubishi Electric Corp 半導体装置
US5640048A (en) * 1994-07-11 1997-06-17 Sun Microsystems, Inc. Ball grid array package for a integrated circuit
JP2000236149A (ja) * 1999-02-16 2000-08-29 Nec Kansai Ltd インダクタ付き配線基板およびその製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097089A (en) 1998-01-28 2000-08-01 Mitsubishi Gas Chemical Company, Inc. Semiconductor plastic package, metal plate for said package, and method of producing copper-clad board for said package
JPS6344050A (ja) * 1986-08-08 1988-02-25 旭化成株式会社 耐力パネルの固定構造
JP2660295B2 (ja) 1988-08-24 1997-10-08 イビデン株式会社 電子部品搭載用基板
JPH04336451A (ja) * 1991-05-14 1992-11-24 Fujitsu Ltd 半導体チップの実装構造
US5506755A (en) 1992-03-11 1996-04-09 Kabushiki Kaisha Toshiba Multi-layer substrate
JP3309522B2 (ja) * 1993-11-15 2002-07-29 株式会社村田製作所 多層基板及びその製造方法
US5752182A (en) * 1994-05-09 1998-05-12 Matsushita Electric Industrial Co., Ltd. Hybrid IC
US5567654A (en) 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
US5646826A (en) 1995-01-26 1997-07-08 Northern Telecom Limited Printed circuit board and heat sink arrangement
US5814889A (en) 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
JPH0955459A (ja) 1995-06-06 1997-02-25 Seiko Epson Corp 半導体装置
JPH09153679A (ja) 1995-11-30 1997-06-10 Kyocera Corp 積層ガラスセラミック回路基板
US5721454A (en) 1995-12-20 1998-02-24 Intel Corporation Integrated circuit package with a plurality of vias that are electrically connected to an internal ground plane and thermally connected to an external heat slug
JPH1079623A (ja) * 1996-09-02 1998-03-24 Olympus Optical Co Ltd アンテナ素子を内蔵する半導体モジュール
JPH10242377A (ja) * 1997-02-25 1998-09-11 Hitachi Ltd 高周波電力増幅器モジュール
JP2877132B2 (ja) 1997-03-26 1999-03-31 日本電気株式会社 多層プリント基板とその製造方法
JPH10321757A (ja) * 1997-05-22 1998-12-04 Saitama Nippon Denki Kk 電子回路モジュール
JP3650689B2 (ja) 1997-05-28 2005-05-25 三菱電機株式会社 半導体装置
US5808873A (en) 1997-05-30 1998-09-15 Motorola, Inc. Electronic component assembly having an encapsulation material and method of forming the same
JPH1167959A (ja) * 1997-08-20 1999-03-09 Nec Corp 半導体装置
DE19736962B4 (de) 1997-08-25 2009-08-06 Robert Bosch Gmbh Anordnung, umfassend ein Trägersubstrat für Leistungsbauelemente und einen Kühlkörper sowie Verfahren zur Herstellung derselben
TW430959B (en) 1998-04-22 2001-04-21 World Wiser Electronics Inc Thermal enhanced structure of printed circuit board
JP3147087B2 (ja) 1998-06-17 2001-03-19 日本電気株式会社 積層型半導体装置放熱構造
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
SG73610A1 (en) * 1998-10-07 2002-01-15 Agilent Technologies Inc Integrated circuit die with directly coupled noise suppression and/or other device
JP4287960B2 (ja) * 1998-10-09 2009-07-01 パナソニック株式会社 電気回路、半導体パッケージ及び実装体
US6265771B1 (en) 1999-01-27 2001-07-24 International Business Machines Corporation Dual chip with heat sink
US6075700A (en) 1999-02-02 2000-06-13 Compaq Computer Corporation Method and system for controlling radio frequency radiation in microelectronic packages using heat dissipation structures
US6191477B1 (en) * 1999-02-17 2001-02-20 Conexant Systems, Inc. Leadless chip carrier design and structure
US6218729B1 (en) * 1999-03-11 2001-04-17 Atmel Corporation Apparatus and method for an integrated circuit having high Q reactive components
US6421013B1 (en) * 1999-10-04 2002-07-16 Amerasia International Technology, Inc. Tamper-resistant wireless article including an antenna

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645479A (ja) * 1992-07-21 1994-02-18 Mitsubishi Electric Corp 半導体装置
US5640048A (en) * 1994-07-11 1997-06-17 Sun Microsystems, Inc. Ball grid array package for a integrated circuit
JP2000236149A (ja) * 1999-02-16 2000-08-29 Nec Kansai Ltd インダクタ付き配線基板およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022029722A1 (en) * 2020-08-06 2022-02-10 Multek Technologies Limited Pcb for bare die mount and process therefore

Also Published As

Publication number Publication date
WO2003017324A8 (en) 2003-12-24
US6710433B2 (en) 2004-03-23
CN1543674A (zh) 2004-11-03
CN100394590C (zh) 2008-06-11
US20020172025A1 (en) 2002-11-21
WO2003017324A3 (en) 2003-11-27
JP2005500685A (ja) 2005-01-06
EP1423877A4 (en) 2004-12-22
WO2003017324A2 (en) 2003-02-27
EP1423877A2 (en) 2004-06-02
EP1423877B1 (en) 2019-02-20
TW558921B (en) 2003-10-21
KR20040030966A (ko) 2004-04-09

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