CN1543674A - 带有埋设电感器的无引线芯片承载器的制造结构和方法 - Google Patents

带有埋设电感器的无引线芯片承载器的制造结构和方法 Download PDF

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Abstract

一个实施例包括一个具有一个用于接纳半导体电路芯片的顶表面的衬底。根据一个揭示的实施例，在衬底的顶表面上形成电感器的图形。通过将电感器的第一和第二终端分别连接到衬底信号键合区和半导体电路芯片信号键合区，该电感器很容易接近。在另一个揭示的实施例中，电感器制作在衬底中。电感器包括连接在衬底的顶表面和底表面上的互连金属节段的通路金属节段。电感器的第一和第二终端很容易通过第一和第二衬底信号键合区接近。一个实施例在衬底中包括至少一个通路。该至少一个的通路提供在半导体电路芯片的信号键合区和附接到衬底的底表面上的印制电路板之间的电气连接。

Description

带有埋设电感器的无引线芯片承载器的制造结构和方法
本申请是申请于2000年11月15日，系列号为09/713834，题为“无引线芯片承载器设计和结构”并转让给本申请的受让人的待批专利申请的部分继续，并要求其优先权，通过引用全文结合在本文中。
技术领域
本发明一般涉及半导体芯片封装领域。更具体地说，本发明涉及无引线芯片承载器设计和结构的领域。
背景技术
半导体工业不断面对着更小更复杂的电路芯片的要求。这些更小更复杂的电路芯片也必须在更高的频率下运行。更小，更复杂和更快的器件的要求已经导致了对不仅是电路芯片本身的制造，而且也是对各种封装，结构或承载器的制造的新的挑战，这些封装，结构或承载器被用于封装电路芯片并提供对“断路芯片”器件的电气连接。
作为对更高频率的装置的要求的一个实例，除了别的因素之外，“通路芯片”和“断路芯片”的寄生必须抑制到最小。例如，对电路芯片及其有关的断路芯片元件的电气性能都有不良影响的寄生电感，电容和电阻都必须抑制到最小。因为RF(“射频”)半导体器件在高频下运行，这些器件(即RF器件)构成了特别需要非常低的寄生的一个重要的种类。
近来，表面安装芯片和芯片承载器相对于分立的半导体封装得到普及。分立的半导体封装通常有大量的“管脚”。也被称为“印制电路管脚”，这些管脚将分立的半导体封装安装和电气连接到印制电路板上，但要求相当大的空间。还有，和分立的半导体封装的制造有关的成本以及和在印制电路板上钻大量的孔有关的成本也成为为什么诸如表面安装器件和芯片承载器的替代工艺得到普及的原因。
技术上已经有各种尝试以获得不同的承载器的设计。发表于1998年11月24日，发明人为Minami Masumi，题为“电子零件和引线板器件”的日本专利公报号10313071揭示了一种结构，该结构能散发由半导体器件发射的热量。该结构设置了形成在引线板中的用金属包装的通孔，这些孔通过在该引线板底部的散热图形传输从裸露的芯片发射的热量，然后将热量传到散热板。
发表于1990年2月27日，发明人为Fujikawa Osamu，题为“用于安装电子元件的衬底”的日本专利公报号02058358揭示了一种带有一个中心区域的衬底，该中心区域包括八个灌注热传导树脂的孔，被夹在镀金属的顶部和底表面之间。然后电子元件用银浆黏结剂附着到该衬底的镀金属的顶表面的中心区域上以改进散热和防湿。
发表于1997年6月10日，发明人为Miyanishi Kenji，题为“堆叠的玻璃陶瓷电路板”的日本专利公报号09153679揭示了一种包括七层堆叠的玻璃陶瓷层的堆叠的玻璃陶瓷电路板。该多层堆叠的玻璃陶瓷电路板进一步包括若干由金或铜构成的通孔，顶部和底表面上的表面导体覆盖了这些通孔。顶表面导体的功能是用作IC芯片的散热片。
发表于1998年12月18日，发明人为Yoshiba Kazuo，题为“半导体器件”的日本专利公报号10335521揭示了一种形成在陶瓷衬底上的热通路，半导体芯片安装在该热通路上面。热通路的孔的上部以这样的方式形成在陶瓷衬底上，当孔在径向向外延伸时成为一个浅层。
用于在印制电路板上安装芯片的常规电影芯片承载器结构有不少缺陷。例如，常规的芯片承载器还引入过于大的寄生，并不为电路芯片提供低电感和电阻的接地连接。常规的芯片承载器也只有很有限的散热能力，因此受到由于不佳的散热引起的伴随而来的可靠性问题。作为一个在诸如RF频率的高频率下应用的实例，单个电路芯片产生几瓦的功率。因为半导体电路芯片和芯片承载器用不同的材料制成，每一种材料都有不同的热膨胀系数，因此将对电路芯片产生的热有不同的反应。结果的热应力会引起电路芯片的开裂或从芯片承载器上分离，这样就导致电气和机械上的故障。因此成功的散热非但重要而且要求新颖的结构和方法。
诸如无线通讯器件和蓝牙RF收发器的在高频率下工作的更小，更复杂和更快的器件的要求也已经导致了对小尺寸，高品质因数(“高Q值”)电感器的要求。一种满足小尺寸高Q值电感器要求的尝试是制造通路芯片电感器。但是，尺寸和线厚的限制直接影响可在通路芯片电感器中获得的品质因数。分立的“断路芯片”电感器描述了满足对小尺寸高Q值电感器的要求的另一种尝试。但是，分立的“断路芯片”电感器受到通路芯片电感器所没有的各种缺点的损害。例如，分立的“断路芯片”电感器要求至少两个元件的装配件，即芯片本身和断路芯片电感器。所要求的两个或更多元件的装配件引入了相应的可靠性问题，也导致了更大的制造成本。
另外，断路芯片电感器要求相对长的断路芯片引线以及提供通向芯片和“断路芯片”器件的电气连接的互连线。相对长的断路芯片引线和互连线导致了额外的不希望的寄生。另外，断路芯片电感器的互连容易遭受来自振动，腐蚀，化学污染，氧化和其他化学和物理力的长期的损伤。暴露于振动，腐蚀，化学污染，氧化和其他化学和物理力导致降低断路芯片电感器的长期可靠性。
这样，就存在对小尺寸高Q值的，被埋设在封装和支撑半导体电路芯片的结构中的电感器的需要。另外，高Q值电感器被埋设在其中的结构需要提供低寄生，高效散热和低电感低电阻的接地连接。
另外，还存在对封装，支撑半导体电路芯片并将该芯片电气连接到埋设在结构中的新颖而可靠的结构和方法的需要，这些结构和方法要能克服分立的电感器，分立的半导体封装和常规的芯片承载器所面对的问题。更具体地说，存在对新颖和可靠的结构和方法的需要，这些结构和方法将电感器埋设在封装，支撑半导体电路芯片并将其电气连接到该芯片的结构中，同时提供低寄生，高效热散发以及低电感和低电阻的接地。
发明内容
本发明致力于用于制造带有埋设的电感器的无引线芯片承载器的结构和方法。本发明揭示了一种提供高效散发由半导体电路芯片产生的热量的结构。本发明进一步揭示了一种包括埋设的电感器并向半导体电路芯片提供低寄生以及低电感和低电阻的接地连接的结构。
在一个实施例中，本发明包括一种具有用于接纳半导体电路芯片的顶表面的衬底。例如，该衬底可以由诸如聚四氟乙烯材料或FR4基的层叠材料的有机材料构成。通过进一步实例的方式，该衬底也可以包括陶瓷材料。根据本发明的一个实施例，在衬底的顶表面形成电感器的图形。该电感器可通过将其第一和第二终端分别连接到衬底的信号键合区和半导体电路芯片的信号键合区而容易地接近。在本发明的另一个实施例中，电感器被做在衬底中。该电感器包括连接衬底的顶表面和底表面上的互连金属节段的通路金属节段。电感器的第一和第二终端可通过第一和第二衬底信号键合区容易地接近。本发明可进一步包括附接到该衬底的底表面的印制电路板。
在一个实施例中，本发明在衬底中包括至少一个通路。本发明的该至少一个的通路提供半导体电路芯片的信号键合区和印制电路板之间的电气连接。该至少一个的通路可以由诸如铜的导电导热材料构成。该至少一个的通路提供衬底键合区和印制电路板之间的电气连接。衬底键合区通过信号键合引线连接到半导体电路芯片的信号键合区上。该至少一个的通路也提供半导体电路芯片的信号键合区和电气连接到印制电路板上的接触区之间的电气连接。
附图说明
图1是本发明的一个实施例的截面图。
图2A和图2B分别是本发明的一个实施例中的一个示范通路的顶视图和截面图。
图3是本发明的一个实施例在完成“分割”步骤以后的顶视图。
图4是本发明的一个实施例在完成“分割”步骤以后的底视图。
图5是制造本发明的一个实施例的示范工艺的流程图。
图6是本发明的一个实施例在完成“分割”步骤以后的底视图。
图7是在根据本发明的一个实施例的结构的衬底的顶面上形成图形的电感器。
图8是在根据本发明的一个实施例的结构的衬底中形成图形的电感器。
具体实施方式
本发明致力于制造带有埋设的电感器的无引线芯片承载器的结构和方法。下文的叙述包含有关本发明的各种实施例及其实施的具体信息。本技术领域的熟练人士将认识到，本发明可以以不同于本申请书中讨论的具体方式实施。此外，本发明的某些具体细节没有讨论到不会影响对本发明的理解，因为没有在本申请书中叙述的具体细节都在本技术领域的普通熟练人士的知识范围内。
本申请书中的附图及其详尽叙述仅作为本发明的示范实施例。为了保持简洁，应用本发明的原理的本发明的其他实施例没有在本申请书中具体叙述，也没有在本附图中具体描绘。
图1中的结构100是根据本发明的一个实施例的示范结构的截面图。在图1中结构100被显示为附着到印制电路板(“PCB”)150上。参考结构100，半导体电路芯片110由芯片附接料112附接到电路芯片附接区111上。应注意的是，“半导体电路芯片”，诸如半导体电路芯片110，在本申请书中也被称为“芯片”或“半导体芯片”。电路芯片附接区111可以是AUS-5焊料掩模，该掩模(即电路芯片附接区111)指直接在半导体电路芯片110下面的焊料掩模的节段。本申请书的下面章节将更详尽讨论焊料掩模的形成和图形。但是，电路芯片附接区111可以包括焊料掩模以外的材料。电路芯片附接区111的厚度可以是例如10.0到30.0微米。电路芯片附接料112可以包括充银环氧树脂或双马来酰亚胺(双马来酰亚胺)。通常电路芯片附接料112可以是导电的或电绝缘的热固性黏结剂或它们的组合。但是，在本发明的本实施例中电路芯片附接料112是导电的和导热的。
焊料掩模113施加到衬底120的顶表面118上。焊料掩模113的厚度可以是例如10.0到30.0微米。焊料掩模113也可以是AUS-5；但是，焊料掩模113可以包括其他材料。焊料掩模115施加到衬底120的底表面124上。焊料掩模115的厚度可以是例如10.0到30.0微米。焊料掩模115也可以是AUS-5；但是，焊料掩模115可以包括其他材料。支撑区117制作在衬底120的顶表面118上，在一个实施例中，支撑区117可以是铜。但是支撑区可以包括其他材料。例如，支撑区可以是铝，钼，钨或金。应注意的是，在本发明的一个实施例中，半导体电路芯片110可以直接焊接到支撑区117上。支撑区117的制作将在下文参考图5进一步叙述。
衬底下键合区域114制作在衬底120的顶表面118上。在图1的结构100中，衬底下键合区域114可以包括镀镍的铜。衬底下键合区域114可以进一步包括镀在镀镍铜上面的一层金。但是，衬底下键合区域114可以包括其他金属。例如，衬底下键合区域114可以是铝，钼，钨或金。衬底下键合区域114的制作将在下文参考图5进一步叙述。下键合引线116的第一端被键合到半导体电路芯片110上的半导体电路芯片接地键合区108上。下键合引线116的第二端被键合到衬底下键合区域114上。下计划器引线116可以是金或可以包括诸如铝的其他金属。下键合引线116的直径可以约为30.0微米或其他的直径选择值。
衬底120可以包括两层诸如聚四氟乙烯的有机层叠层。但是，衬底120可以包括诸如FR4基的层叠层的其他有机材料。在本发明的一个实施例中，衬底120可以是陶瓷材料。在图1的结构100中，衬底120的厚度约为200.0微米；但是在本发明的其他实施例中衬底120的厚度可以不同。
继续参考图1，也称为第一多重通路的通路128，以及也成为第二多重通路的通路126和通路130位于衬底120中。通路126，通路130和通路128从衬底120的顶表面118延伸到底表面124。通路126，通路130和通路128可以由导热材料构成。通路126，通路130和通路128可以包括铜，实际上，在示范结构100中，通路126，通路130和通路128被填充铜。但是，通路126，通路130和通路128可以填充其他金属，并不背离本发明的范围。在本发明的另一个实施例中，通路126，通路130和通路128可以不完全填充金属。总之，通路128，通路126和通路130有相似的结构。这样，通过说明性实例的方式，参考图2A和图2B，示范通路126的结构，尤其是关于用虚线142包围的区域(该区域相应于图2B中用虚线242包围的区域)将更详尽地叙述。
如图1所示，信号键合引线134的第一端键合到半导体电路芯片110上的半导体电路芯片信号键合区104上。信号键合引线134的第二端键合到衬底信号键合区132上。信号键合引线134可以是金或可以包括诸如铝的其他金属。信号键合引线134的直径可以是30.0微米或其他的直径选择值。如图1进一步显示，信号键合引线140的第一端键合到半导体电路芯片110上的半导体电路芯片信号键合区106上。信号键合引线140的第二端键合到衬底信号键合区138上。信号键合引线140可以是金或可以包括诸如铝的其他金属。信号键合引线140的直径可以是30.0微米或其他的直径选择值。
在图1中，衬底信号键合区132制作在衬底120的顶表面118上。在结构100中，衬底信号键合区132可以包括镀镍的铜。但是，衬底信号键合区132可以包括其他金属。例如，衬底信号键合区132可以是铝，钼，钨或金。衬底信号键合区132的制作将在下文参考图5进一步叙述。在图1的结构100中，衬底信号键合区132和通路130重叠。在本发明的其他实施例中，替代重叠通路130，衬底信号键合区132“相邻于”通路130。
相似于衬底信号键合区132，衬底信号键合区138制作在衬底120的表面118上。在结构110中，衬底信号键合区138可以由镀镍的铜构成。衬底信号键合区138可以进一步包括一层镀在镀镍铜上面的金。但是衬底信号键合区138可以包括其他金属。例如，衬底信号键合区138可以是铝，钼，钨或金。衬底信号键合区138的制作将在下文参考图5进一步叙述。在结构100中，衬底信号键合区138和通路126重叠。在本发明的其他实施例中，衬底信号键合区138相邻于通路126。
如图1所示，接触区144制作在衬底120的底表面124上。在结构100中，接触区144可以由铜构成；但是接触区144可以包括其他金属，诸如铝，钼，钨或金。接触区144的制作将在下文参考图5进一步叙述。接触区144通过焊料147附接到印制电路板(“PCB”)150上。但是，技术上已知的其他方法也可以用于将接触区144附接到PCB 150上。在结构100中，接触区144和通路126重叠。在本发明的其他实施例中，替代重叠通路126，接触区144相邻于通路126。
相似于接触区144，接触区146制作在衬底120的底表面124上。在结构100中，接触区146可以由铜构成；但是接触区146可以包括其他金属，诸如铝，钼，钨或金。接触区146的制作将在下文参考图5进一步叙述。在图1的结构100中，接触区146通过焊料147附接到PCB 150上。但是，技术上已知的其他方法也可以用于将接触区146附接到PCB 150上。在结构100中，接触区146和通路130重叠。在本发明的其他实施例中，接触区144相邻于通路126。
图1中进一步显示，散热区148制作在衬底120的底表面124上。在结构100中，散热区148可以是铜；但是散热区148可以包括其他金属，诸如铝，钼，钨或金。在示范结构100中，散热区148通过焊料147附接到PCB 150上。但是，技术上已知的其他方法也可以用于将散热区148附接到PCB 150上。接触区148的制作将参考图5详尽讨论。
图2A显示了图2B中区域242的顶视图，该区域相应于图1中的区域142。具体地说，衬底220，通路226，衬底信号键合区238分别相应于图1中的衬底120，通路126和衬底信号键合区138。图2A也显示了通路孔262。通路孔262在图1中不可见，图1是取自图2A的线1-1的截面图。但是通路孔262在图2B中可见，因为图2B是取自图2A的线B-B的截面图。通路226，键合区262将在下文参考图2B详尽叙述。
图2B是取自图2A的B-B线的区域242的截面图。但在图1中区域142显示取自图2A的线1-1的截面图。具体地说，顶表面218，衬底220，底表面224，通路226，衬底信号键合区238和接触区244分别相应于图1中的顶表面118，衬底120，底表面124，通路126，衬底信号键合区138和接触区144。
在图2B中，接触区厚度252可以大约为12.7到30.0微米。通路钻孔直径254可以是150.0微米，而键合区厚度256可以大约为12.7到30.0微米。通路壁厚可以大约为20.0微米。通路孔直径260可以大约为110.0微米。应注意的是，为了易于说明的目的，图2A和图2B中的各个尺寸都未标上刻度。
通路226的制作始于衬底220。在本发明的一个实施例中，可在衬底220的顶表面218和底表面224上层叠铜。层叠在衬底220的顶表面218和底表面224上的铜的厚度可以例如15.0微米。但是其他金属也可以层叠在衬底220的顶表面218和底表面224上。例如，层叠在衬底220的顶表面218和底表面224上的金属可以是铝，钼，钨或金。接着在预定的位置将具有通路钻孔直径254的通路开口钻透衬底220。然后衬底220被镀铜以在通路开口的内部产生相应于通路壁厚258的一层铜。但是衬底可以镀其他金属。这样，通路226被制成具有如图2A和图2B所示的通路孔直径262。图2A和图2B中通路226具有通路孔直径262。上述制作通路226的工程也应用于制作图1中的结构100的通路130和通路128。
图3中的结构300显示了根据本发明的一个实施例的示范结构在完成“分割”步骤以后的顶视图，图中简洁地包括将衬底120(图1)分割成小方块以便于得到诸如图1中的结构100，相应于图3中的结构300的经“分割”的结构。分割的步骤是工艺中的最后的步骤之一，将参考图5更详尽地叙述。这样，结构300包括相应于图1中的衬底120的衬底320。但是，和图1中的结构100对照，在结构300中，衬底键合区不是和通路重叠而是和通路相邻。例如，衬底信号键合区338被显示为和通路326相邻而未与其重叠。和图1中的衬底信号键合区138对照，该键合区被显示为和通路126重叠而未与其相邻。继续结构300，键合引线340的第一端被键合到衬底信号键合区338。键合引线340的第二端被键合到半导体电路芯片310上的半导体电路芯片信号键合区306上。应注意的是，为求简洁，在图3中，本文只具体讨论了通路326，衬底信号键合区338，键合引线340和半导体电路芯片信号键合区306。
图3中结构300的形状可以是方的。例如，经分割的衬底320的每个侧面384和侧面386可以为4毫米。通过其他实例的方式，其他的方形的“封装尺寸可以是5毫米乘5毫米，6毫米乘6毫米或7毫米乘7毫米。在另一个实施例中，结构300的形状可以是矩形的。矩形实施例的“封装”尺寸可以是3.9毫米乘4.9毫米。通过其他实施例的方式，矩形实施例的“封装尺寸”可以是4.4毫米乘6.5毫米或4.4毫米乘7.8毫米。
图4中的结构400为根据本发明的一个实施例的示范结构在完成“分割”步骤以后的底视图。结构400包括相应于图1中的衬底120的衬底420。但是，和图1中的结构100对照，结构400中接触区不和通路重叠而与其相邻。例如，接触区444被显示为和通路426相邻而未与其重叠。和图1中的接触区144对照，该接触区被显示为和通路126重叠而未与其相邻。另外，将接触区和通路连接到散热区的迹线，诸如图4中的迹线414，430，436和442在图1的结构100中未显示。
现在更详尽地讨论图4，图4显示了衬底420的底表面424。接触区412，428，432，440和444分别相邻于通路402，425，434，438和426。迹线414连接通路402和散热区448。迹线436连接通路434和散热区448。迹线430连接接触区428和散热区448。迹线442连接接触区440和散热区448。因此，通路402，425，434和438分别由迹线414，430，436和442连接到散热区448。在图4显示的示范实施例中，“接触区节距”445可以是例如500.0微米，“接触区宽度”446可以是例如250.0微米。应注意的是，为求简洁，在图4中，本文只具体讨论了通路402，425，426，434和438以及接触区412，428，432，440和444。在另一个实施例中，全部未用图4中的“接地迹线”，诸如迹线414，430，436和442。这样，图4中的接触区412，428，432和440将不连接到诸如图4中的散热区448的地，但将被用作普通的“信号”接触区。
现在参考图5讨论制作图1中的结构100的工艺的实例。该工艺开始于步骤502。在步骤504，在铜层叠衬底带上钻通路开口。例如，该带可以是18英寸乘24英寸的铜层叠衬底板。图1中的衬底120相应于铜层叠衬底带中的一部分。通常，结构100中的多重单元被装配在铜层叠衬底带上。在装配工艺的其后步骤中，结构100的多重装配的单元被分解为各别的单元。钻在铜层叠衬底上的通路开口的直径可以大约为150.0微米。
通常，所有的通路开口用多重金刚钻钻头同时钻成。在步骤506，通路开口的侧壁在化学镀浴槽中镀以铜。作为技术背景，化学镀指在各种材料的表面通过还原化学浴的手段进行镀覆的方法，包括诸如铜，镍，银，金或铂等金属的淀积。化学镀的结果，通路在铜层叠衬底的顶和底表面之间提供了电传导和热传导。在一个实施例中，完成化学镀过程以后，诸如图2B中的通路孔直径260大约为110.0微米。
在步骤508，通路开口被填充铜。向通路开口添加额外的铜通过向热流提供更大的截面而增加通路的热传导性。还有，向电流提供更大的截面增加了通路的电传导性。在本实施例中，通路开口被部分(或几乎全部)填充铜，而在另一个实施例中，通路开口被全部填充铜。在本发明的一个实施例中，通路被填充钨。在该实施例中，填充钨的通路足够坚固而使键合可直接在该通路上进行。
在步骤510，在衬底的顶底表面金属化层上用掩模形成导体的图形。在本示范实施例中，金属化层可以是铜。在步骤512，过多的铜被刻蚀掉，在衬底的顶底表面上形成经限定的金属互连线或金属迹线的图形，也被称为印制电路。例如，在图4的结构400中，底表面424上形成图形的金属化层除了其他的部分外还包括散热区448，接触区412，418，428，432和440以及迹线414，430，436和442。
在步骤514，焊料掩模被施加到衬底的顶底表面，从而覆盖了衬底的顶底表面上暴露的已形成图形的铜。焊料掩模改进了用于将半导体电路芯片固定到衬底的顶表面上的电路芯片附接料的黏结质量。例如，在图1的结构100中，焊料掩模113改进了用于将半导体电路芯片110固定到衬底120的顶表面118上的电路芯片附接料112的黏结质量。焊料掩模也防止了衬底信号键合区，衬底下键合区域和接触区的污染。
在步骤516，焊料掩模被刻蚀掉以暴露键合和焊接将发生的印制电路区域的铜。例如，焊料掩模被刻蚀掉以暴露图1的衬底下键合区域114，衬底信号键合区132和138，接触区144和146以及散热区148。在步骤518，在印制电路区域暴露的键合和焊接将发生的铜被镀上一层镍，然后在镀镍铜的顶部镀一层金。金/镍镀层保护了暴露的铜以免氧化。还有，金/镍镀层准备好在键合区和印制电路的衬底下键合区域，诸如图1的衬底信号键合区132和138以及衬底下键合区域114的将要键合的暴露的铜。另外，金/镍镀层准备好在印制电路接触区和散热区，诸如图1的接触区144和146以及散热区148的将要键合的暴露的铜。
在步骤520，半导体电路芯片用电路芯片附接材料附接到电路芯片附接区。例如在图1的结构100中，半导体电路芯片110用电路芯片附接料112附接到电路芯片附接区111上。如上所述，电路芯片附接区111可以是AUS-5焊料掩模，该附接区(即电路芯片附接区111)指直接在半导体电路芯片110下面的焊料掩模的节段。电路芯片附接材料，例如图1显示的附接料112可以包括充银环氧树脂或双马来酰亚胺。通常电路芯片附接材料可以是导电的或电绝缘的热固性黏结剂或其组合。在本发明的另一个实施例中，半导体电路芯片可以直接焊接到支撑区，诸如图1的支撑区117上。
在步骤522，在半导体电路芯片键合区和印制电路键合区之间进行引线键合，半导体电路芯片键合区诸如图1的半导体电路芯片信号键合区104和106，印制电路键合区诸如图1的衬底信号键合区132和138。在图3的结构300中，例如引线键合在半导体电路芯片键合区306和衬底信号键合区338之间进行。在图1的结构100中，用于引线键合的键合引线，诸如信号键合引线134和140可以由金构成。在步骤524，半导体电路芯片和键合引线，诸如图1的半导体电路芯片110，信号键合引线134和140以及向下键合引线116被封闭在一种适当的模制化合物中。该模制化合物在后继的制造过程和使用中保护引线以免受到化学污染或物理损坏。模制化合物可以包括例如各种化学化合物，诸如多功能环氧树脂，酚醛清漆和联苯树脂或其组合。
在步骤526，包含结构100的多重装配单元的带被分割成各别的单元。在分割中，结构100的各别的装配单元被从含有结构100的多重装配单元的带中分割成方形小块以形成大量诸如结构100的结构。应注意的是，参考图5叙述的过程仅是制造图1的结构100的一个方法。还应注意的是，对所有方法以及参考图5讨论的每个个别步骤的变动和修改对本技术领域普通的熟练人士都是显而易见的。制造图1的结构100的示范工艺在步骤528结束。
图6的结构600是根据本发明的一个实施例的示范结构在完成分割步骤以后的顶视图。但是，图6中未显示半导体电路芯片和键合引线。结构600包括相应于图1的衬底120的衬底620。但是，和图1的结构100对照，在结构600中，衬底键合区通过迹线连接到通路。例如，迹线610连接衬底信号键合区638和通路626。作为对照，在图1的结构100中，键合区和通路重叠。例如，图1中衬底信号键合区138和通路126重叠。
图6显示衬底620的顶表面618。迹线604连接衬底键合区606和通路602。如上所述，迹线610连接衬底键合区638和通路626。迹线616连接衬底键合区617和通路614。图6也显示了电路芯片附接区611的顶视图。应注意的是，为求简洁，本文仅具体讨论在图6中的通路602，626和614，迹线604，610和616以及衬底键合区606，617和638。
在图6的结构600中，通路602位于相邻于电路芯片附接区611之处。通路602可以连接到图6中未显示的公共接地，诸如图1的结构100的支撑区117。通路614位于电路芯片附接区611的一角。在结构600中，通路614可以连接到图6中未显示的公共接地，诸如图1的结构100的支撑区117。在结构600中，“外围”通路，诸如通路626通常其功能为“信号”通路。
如上所述，在图6的结构600中，迹线604，610和616将衬底键合区606，638和617连接到通路602，626和614。迹线604，610和616有不同的长度。如图6所述，衬底键合区606，638和617分别距通路602，626和614不同的距离。还有，迹线604和迹线616有不同的宽度。这样，图6的结构600提供了在各种衬底键合区和通路位置，迹线长度和迹线宽度的利用中的设计灵活性。
图7的结构700是根据本发明的一个实施例的示范结构在完成分割步骤以后的顶视图。结构700包括相应于图1的衬底120的衬底620。但是，和图1的结构100对照，结构700包括在衬底720的顶表面718上的埋设的电感器760。另外，和图1的结构100对照，在结构700中，衬底键合区不和通路重叠而和通路相邻。例如，衬底信号键合区738被显示为和通路726相邻而不与其重叠。和图1的衬底信号键合区138对照，该键合区被显示为和通路126重叠而非相邻。
现在更详尽地讨论图7，半导体电路芯片710由衬底720顶表面718上的电路芯片附接材料附接到电路芯片附接区。图7中未显示电路芯片附接区和电路芯片附接材料。衬底720可以包括两层诸如聚四氟乙烯的有机层叠层。但是，衬底720可以包括诸如FR4基层叠层的其他有机材料。在一个实施例中，衬底720可以是诸如氧化铝(Al2O3)的陶瓷材料。在图7的结构700中，衬底720的厚度可以大约是100.0到150.0微米；但是在本发明的其他实施例中衬底720的厚度可以不同。
如图7所示，信号键合引线734的第一端被键合到半导体电路芯片710上的半导体电路芯片信号键合区704，信号键合引线734的第二端被键合到衬底信号键合区732。信号键合引线740的第一端被键合到半导体电路芯片710上的半导体电路芯片信号键合区706，信号键合引线740的第二端被键合到衬底信号键合区738。信号键合引线734和740分别相应于图1的结构100的信号键合引线134和140，并通常由和信号键合引线134和140相同的材料构成。信号键合引线734和740可以包括金或诸如铝的其他金属。信号键合引线734和740的直径可以是30.0微米或其他的直径选择值。
在图7中，衬底信号键合区732和738制作在衬底720的顶表面718上。衬底信号键合区734和740分别相应于衬底信号键合区132和138并通常包括和衬底信号键合区132和138相同的材料。在结构700中，衬底信号键合区732和738可以由镀镍的铜构成。衬底信号键合区732和738可以进一步包括一层镀在镀镍铜上面的金。但是衬底信号键合区732和738可以包括其他材料。例如，衬底信号键合区732和738可以包括铝，钼，钨或金。在图7的结构700中，衬底信号键合区732和738分别和通路730和726相邻。在本发明的另一个实施例中，衬底信号键合区732和738可以不和通路730和726相邻而分别和通路730和726重叠。
继续参考图7，通路726和730位于衬底720中。通路726和730分别相应于图1的结构100中的通路126和130，并通常包括和通路126和130相同的材料。在结构700中，通路726和730可以包括铜，但实际上，在示范的结构700中，通路726和730被填充铜。但是，通路726和730可以填充其他金属，并不背离本发明的范围。
如图7所示，电感器760制作在衬底720的顶表面718上。在结构700中，电感器760可以用铜构成，但是，电感器760可以用其他金属构成。例如，电感器760可以包括铝，钼，钨或金。在结构700中，电感器760是“螺旋”电感器，但是电感器760可以有其他的形状而不背离本发明的范围。在结构700中，电感器760的长度794可以约为1.5毫米，而节段宽度770可以约为50.0到75.0微米。组成电感器760的金属节段(或金属“圈”)的厚度可以约为20.0微米。在本实施例中，电感器760可以被制作成具有约0.7到15.0nH范围内的电感量。但是，在本发明的其他实施例中，电感器760的电感量可以达到和60.0到70.0nH那样高的范围。通过实例的方式，在本实施例中，电感器760的Q值(“品质因数”)在2.0 GHz下可以约为73.0。
在结构700中，信号键合引线766的第一端可以在各种替代位置键合到电感器760。例如，信号键合引线766的第一端可以键合到电感器760的终端762。或者，信号键合引线766的第一端可以键合到电感器760的终端782。如另一个替代，信号键合引线766的第一端可以键合到电感器760的终端784。信号键合引线766的第二端键合到衬底信号键合区768。信号键合引线772的第一端键合到电感器760的终端764，信号键合引线772的第二端键合到半导体电路芯片信号键合区774。
继续参考图7，信号键合引线766和772可以是金或可以包括诸如铝的其他金属。信号键合引线766和772的直径可以是30.0微米或其他直径选择值。在结构700中，电感器760的终端762，764，782和784可以包括镀镍的铜。终端764和766可以进一步包括一层镀在镀镍铜上面的金。但是，终端762，764，782和784可以包括其他金属，诸如铝，钼，钨或金。应注意的是，为求简洁，本文在图7中仅具体讨论了通路726和730，衬底信号键合区732，738和768，半导体信号键合区704，706和774以及信号键合引线734，740，772和766。
图7中结构700的形状可以是方的。例如，经分割的结构700中衬底720的每个侧面778和780可以是5毫米。通过其他实例的方式，其他的方形“封装尺寸”可以是4.0乘4.0毫米，6.0乘6.0毫米或7.0乘7.0毫米。在另一个实施例中，结构700的形状可以是矩形。如一个实例，矩形实施例的“封装尺寸”可以是3.9毫米乘4.9毫米。通过其他实例的方式，矩形实施例的其他“封装尺寸”可以是4.4乘6.5毫米或4.4乘7.8毫米。
图8的结构800是根据本发明的一个实施例的示范结构的截面图。结构800包括相应于图7的衬底720，也相应于图1的衬底120的衬底820。但是和图1的结构100相对照，结构800包括电感器883。另外，和图7的结构700对照，在结构800中，衬底信号键合区不和通路相邻而与其重叠。例如，衬底信号键合区832被显示为不和通路851相邻而与其重叠。和图7的衬底信号键合区732对照，该键合区被显示为和通路730相邻而不与其重叠。
继续参考图8，半导体电路芯片810由电路芯片附接料812附接到电路芯片附接区811。电路芯片附接区811相应于图1的结构100中的电路芯片附接区111，并通常由和电路芯片附接区相同的材料构成。电路芯片附接区811可以是AUS-5焊料掩模，并且该附接区(即电路芯片附接区811)指直接在半导体810下面的焊料掩模的节段。但是，电路芯片附接区可以包括焊料掩模以外的材料。电路芯片附接区811的厚度可以是例如10.0到30.0微米。电路芯片附接料812相应于图1的结构100中的电路芯片附接料112，并通常包括和电路芯片附接料112相同的材料。电路芯片附接料812可以包括充银的环氧树脂或双马来酰亚胺。通常电路芯片附接料812可以是导电的或电绝缘的热固性黏结剂或其组合。但是，在本发明的该实施例中，电路芯片附接料812是导电和导热的。
焊料掩模813施加到衬底820的顶表面818上。焊料掩模813相应于图1的结构100中似的焊料掩模113并通常包括和焊料掩模113相同的材料。焊料掩模813可以是AUS-5；但是焊料掩模813可以包括其他材料。焊料掩模813的厚度可以是例如10.0到30.0微米。焊料掩模815被施加到衬底820的底表面824上。焊料掩模815相应于图1的结构100中的焊料掩模115并通常包括和焊料掩模115相同的材料。焊料掩模也可以是AUS-5；但是焊料掩模815可以包括其他材料。焊料掩模815的厚度也可以是例如10.0到30.0微米。
衬底820可以包括诸如聚四氟乙烯的两层有机层叠层。但是，衬底820可以包括诸如FR4基层叠层的其他有机材料。在本发明的一个实施例中，衬底820可以是诸如氧化铝(Al2O3)的陶瓷材料。在结构800中，衬底820的厚度822可以大约是100.0到150.0微米；但是在本发明的其他实施例中衬底820的厚度822可以不同。
继续参考图8，支撑区817被制作在衬底820的顶表面818上。支撑区817相应于图1的结构100中的支撑区117并通常包括和支撑区117相同的材料。在一个实施例中，支撑区817可以是铜；但是支撑区817可以包括其他金属。例如，支撑区817可以是铝，钼，钨或金。应注意的是，在本发明的一个实施例中，半导体电路芯片810可以直接焊接到支撑区817上。
衬底下键合区域814制作在衬底820的顶表面818上。衬底下键合区域814相应于图1的结构100中的衬底下键合区域114并通常包括和衬底下键合区域114相同的材料。衬底下键合区域814可以包括镀镍的铜。衬底下键合区域814可以进一步包括一层镀在镀镍铜上面的金。但是，衬底下键合区域814可以包括其他金属，诸如铝，钼，钨或金。
如图8所示，下键合引线816的第一端被键合到半导体电路芯片810的半导体电路芯片接地键合区808，下键合引线816的第二端被键合到衬底下键合区域814上。下键合引线816相应于图1的结构100中的下键合引线116并且通常包括和下键合引线116相同的材料。下键合引线可以是金，或可以包括诸如铝的其他金属。下键合引线816的直径可以大约为30.0微米或其他的直径选择值。还有，如图8所示，信号键合引线834的第一端被键合到半导体电路芯片810的半导体电路芯片信号键合区804上，信号键合引线834的第二端被计划器到衬底信号键合区832上。信号键合引线834相应于图1的结构100中的信号键合引线134并通常包括和信号键合引线134相同的材料。信号键合引线834可以是金或可以包括诸如铝的其他金属。信号键合引线834的直径可以是30.0微米或其他的直径选择值。
继续参考图8，衬底信号键合区832制作在衬底820的顶表面818上。衬底信号键合区832相应于图1的结构100中的衬底信号键合区132并通常包括和衬底信号键合区132相同的材料。在结构800中，衬底信号键合区832可以包括镀镍的铜。衬底信号键合区832可以进一步包括一层镀在镀镍铜上面的金。但是衬底信号键合区832可以包括诸如铝，钼，钨或金的其他金属。在图8的结构800中，衬底信号键合区832和通路851重叠。在本发明的另一个实施例中，衬底信号键合区832可以和通路851相邻。衬底信号键合区832被利用来作为电感器883的一个第一终端。
在图8中，衬底信号键合区881制作在衬底820的顶表面818上。衬底信号键合区881可以由镀镍的铜构成。衬底信号键合区881可以进一步包括一层镀在镀镍铜上面的金。但是衬底信号键合区832可以包括诸如铝，钼，钨或金的其他金属。在图8的结构800中，衬底信号键合区881和通路879重叠。在本发明的另一个实施例中，衬底信号键合区881不和通路879重叠而和通路879“相邻”。衬底信号键合区881被利用来作为电感器883的一个第二终端。
通路828位于衬底820内。通路828从衬底820的顶表面818延伸到底表面824。通路828相应于图1的结构100中的通路128并通常包括和通路128相同的材料。通路828可以包括导热的材料。通路828可以包括铜，事实上在示范的结构800中，通路828被填充铜。但是，通路828可以被填充其他金属而不背离本发明的范围。
和结构700中制作成“螺旋”的电感器760对照，结构800中的电感器883制作成“螺线管”结构。电感器883由互连的金属节段853，857，861，865，869，873和877以及通路金属节段851，855，859，863，867，871，875和879组成。衬底信号键合区832在电感器883的第一端连接到通路金属节段879。互连的金属节段857，865和873制作在衬底820的顶表面818上。互连的金属节段857，865和873可以包括铜；但是互连的金属节段857，865和873可以包括其他金属，诸如铝，钼，钨或金。如图8进一步所示，互连的金属节段853，861，869和877制作在衬底820的底表面824上。互连的金属节段853，861，869和877可以包括铜；但是互连的金属节段853，861，869和877可以包括其他金属，诸如铝，钼，钨或金。
如图8所示，通路金属节段851，855，859，863，867，871，875和879位于衬底820内并从衬底820的顶表面818延伸到底表面824。通路金属节段851，855，859，863，867，871，875和879可以包括诸如铜的导热和导电的材料。通路828可以包括铜，事实上在示范的结构800中，通路828被填充铜。但是，通路金属节段851，855，859，863，867，871，875和879可以被填充其他金属而不背离本发明的范围。
如图8进一步显示，散热区848制作在衬底820的底表面824上。散热区848相应于图1的结构100中似的散热区148并通常包括和散热区148相同的材料。在结构800中，散热区848可以由铜构成；但是散热区848可以包括其他金属，诸如铝，钼，钨或金。在示范的结构800中，散热区848通过焊料847附接到PCB 850。但是，可以用技术上已知的其他方法将散热区附接到PCB 850上。应注意的是，诸如图1的结构100中的接触区144和146的接触区在图8的结构800中未显示。但是，结构800中的接触区制作在衬底820的底表面824上并通常包括和图1的结构100中的接触区144和146相同的材料。
现在讨论图7的结构700中的电感器760的运行。如上所述，结构700中的电感器制作在衬底720的顶表面718上。还如上所述，通过键合到电感器760的终端764而建立连接到电感器760的第一端的电气连接。通过键合到电感器760的任一终端762，782或784而建立连接到电感器760的第二端的电气连接。形成电感器760的导体迹线的长度可以因键合到电感器760的任一终端762，782或784而变化。已知的是导体的电感量和导体的长度成比例。因此，因在任一终端762，782或784键合到电感器760的第二端，电感器760的电感量可相应发生变化。这样，通过设置在电感器760的第二端的多重键合位置，结构700使电感器760的电感量能“精细调整”到和具体应用所需要的电感量更紧密地匹配。
在本发明的另一个实施例中，电感器位于半导体电路芯片的下面，诸如结构700中的半导体电路芯片。在另一个实施例中，类似于图7中的电感器760，另一个电感器能够被直接制作于结构700的衬底720底部表面上电感器760的下面。这样，采用在衬底720的底部表面上在电感器760下面制作类似的电感器，通过交叉耦合电感器760能够在结构700中形成变压器。该交叉耦合电感器，也就是在衬底720的底部表面上电感器760及其在下面制作的电感器，能够具有相同或不同的“调整”数。
须注意，如上所述，在结构700保持了结构100的优点和特征的同时，结构700也包括埋设的电感器760。电感器760用相似于参考图5所述的工艺步骤制作，因此这里该工艺步骤就不再重复。应注意的是，电感器760的制作与结构700的其余元件的制作同时进行。还有，诸如半导体电路芯片信号键合区774的半导体电路信号键合区很容易连接到诸如被用作电感器760的第一终端的终端764的电感器760的终端上。还应注意的是，诸如终端762的电感器760的第二终端也很容易通过衬底信号键合区768接近。这样，虽然导致了一个相对大电感量值的“内置”的易于接近的电感器，电感器760的埋设不会导致额外的制作步骤或制作成本。因此，结构700保持了结构100的优点和特征，同时提供了电感器760的额外的优点。
现在讨论图8的结构800和结构800中的电感器883的运行。和图1的结构100相同，结构800分享了和结构100共同的优点和特征。另外，结构800有一个埋设在其中的电感器，即电感器883。下文叙述一些结构800的和结构100共同的特征和优点。在结构800中，下键合引线816提供了在半导体电路芯片810的半导体电路芯片接地键合区808和衬底下键合区域814之间的电气接地连接。衬底下键合区域814位于紧靠近半导体电路芯片810之处。通过使衬底下键合区域814位于紧靠近半导体电路芯片810之处，结构800提供了在半导体电路芯片接地键合区808和衬底下键合区域814之间的最小长度的电气接地连接。
支撑区817通过提供带有大共有接地连接的半导体电路芯片接地键合区而发挥半导体电路芯片810的“接地平面”的功能。这样，半导体电路芯片接地键合区808通过下键合引线816电气连接到衬底下键合区域814，而衬底下键合区域814是支撑区817的一部分。因为衬底下键合区域814是支撑区817的一部分，结构800提供了半导体电路芯片接地区808和支撑区817之间的最小长度的电气接地连接。还有，通路828电气连接支撑区817和散热区848。这样，衬底下键合区域814，支撑区817，通路828和散热区848组合而在半导体电路芯片808和散热区848之间提供了最小长度，低电阻和低电感的接地连接。
另外，在图8的结构800中应用了大量的通路828。因为通路828在支撑区817和散热区848之间并联电气连接，通路828在支撑区817和散热区848之间提供了比单通路提供的电阻和电感通道低得多的电阻和电感通道。这样，如相关于图1的结构100的叙述，通过利用多重通路，诸如图8的通路828，结构800在支撑区817和散热区848之间提供了低电阻，低电感，最小长度的电气接地连接。
结构800保持了结构100的优点和特征的同时，结构800还包括埋设的电感器883。电感器883用相似于参考图5所述的工艺步骤制作，因此这里该工艺步骤就不再重复。但是，应注意的是，电感器883的制作与结构800的其余元件的制作同时进行。具体地说，电感器883的制作和支撑区817，通路828和散热区848的制作相结合进行。另外，诸如半导体电路芯片810的信号键合区804的信号键合区很容易连接到诸如用作电感器883的第一终端的衬底信号键合区832的电感器883的终端。还应注意的是，电感器883的第二终端也很容易通过衬底信号键合区881接近。这样，虽然导致了一个相对大电感量值的“内置”的易于接近的电感器，电感器883的埋设不会导致额外的制作步骤或制作成本。因此，结构800保持了结构100的优点和特征，同时提供了电感器883的额外的优点。
通过上文的详尽叙述可以理解的是，本发明提供了制作带有埋设的电感器的无引线芯片承载器的结构和方法。本发明也提供了高效散发由半导体电路芯片产生的热量的途径。还有，本发明提供了低寄生，以及低电感和低电阻的接地连接。通过对本发明的上文的叙述，明显的是，可以应用各种技术实施本发明的概念而不背离本发明的范围。还有，虽然通过具体参考了一定的实施例叙述了本发明，在本技术领域熟练的普通人士还是将认识到，在形式和细节上可以作出各种变化而不背离本发明的精神和范围。所叙述的实施例在各个方面都被认为是说明性的而不是限制性的。应该理解的是，本发明不限于本文叙述的具体实施例，但可以有许多重新安排，修改和替代而不背离本发明的范围。
因此，本文叙述了制造带有埋设的电感器的无引线芯片承载器的结构和方法。

Claims (35)

1.一种结构，其特征在于，包括：
具有用于接纳电路芯片的顶表面的衬底；
在所述衬底的所述顶表面上形成图形的导体，适合于连接到第一衬底信号键合区的所述导体的第一终端和适合于连接到第一电路芯片信号键合区的所述导体的第二终端；
附接到所述衬底的底表面上的印制电路板；
至少一个在所述衬底中的通路；
所述至少一个的通路提供第二电路芯片信号键合区和所述印制电路板之间的电气连接。
2.如权利要求1所述的结构，其特征在于，其中所述电路芯片是半导体电路芯片。
3.如权利要求1所述的结构，其特征在于，其中所述衬底包括有机材料。
4.如权利要求1所述的结构，其特征在于，其中所述衬底包括陶瓷材料。
5.如权利要求1所述的结构，其特征在于，其中所述至少一个的通路提供第二衬底信号键合区和所述印制电路板之间的电气连接，其中所述第二衬底信号键合区电气连接到所述第二电路芯片信号键合区。
6.如权利要求5所述的结构，其特征在于，其中所述第二衬底信号键合区通过键合引线电气连接到所述第二电路芯片信号键合区。
7.如权利要求1所述的结构，其特征在于，其中所述至少一个的通路提供所述第二电路芯片信号键合区和接触区之间的电气连接，所述接触区电气连接到所述印制电路板。
8.如权利要求1所述的结构，其特征在于，所述至少一个的通路提供第二衬底信号键合区和接触区之间的电气连接，其中所述第二衬底信号键合区电气连接到所述第二电路芯片信号键合区，并且其中所述接触区电气连接到所述印制电路板。
9.如权利要求8所述的结构，其特征在于，其中所述第二衬底信号键合区通过键合引线电气连接到所述第二电路芯片信号键合区。
10.如权利要求1所述的结构，其特征在于，其中所述至少一个的通路包括导热材料。
11.如权利要求1所述的结构，其特征在于，其中所述导体是电感器。
12.如权利要求11所述的结构，其特征在于，其中所述电感器的所述第一终端连接到所述第一衬底信号键合区，所述电感器的所述第二终端连接到所述第一电路芯片信号键合区。
13.一种结构，其特征在于，包括：
具有用于接纳电路芯片的顶表面的衬底；
在所述衬底中形成图形的导体，为所述导体的第一终端的第一衬底信号键合区和为所述导体的第二终端的第二衬底信号键合区；
附接到所述衬底的底表面上的印制电路板；
至少一个在所述衬底中的通路；
所述至少一个的通路提供在电路芯片信号键合区和所述印制电路板之间的电气连接。
14.如权利要求13所述的结构，其特征在于，其中所述电路芯片是半导体电路芯片。
15.如权利要求13所述的结构，其特征在于，其中所述衬底包括有机材料。
16.如权利要求13所述的结构，其特征在于，其中所述衬底包括陶瓷材料。
17.如权利要求13所述的结构，其特征在于，其中至少一个的通路提供所述电路芯片信号键合区和接触区之间的电气连接，所述接触区电气连接到所述印制电路板。
18.如权利要求13所述的结构，其特征在于，其中所述至少一个的通路包括一种导热材料。
19.如权利要求13所述的结构，其特征在于，其中所述导体包括在所述衬底中的多个通路金属节段。
20.如权利要求19所述的结构，其特征在于，其中所述导体是电感器。
21.一种制造用于接纳半导体电路芯片结构的方法，所述方法包括的步骤为：
在衬底上钻第一孔；
在所述第一孔中填充金属以形成第一通路；
在所述衬底的顶表面上形成导体的图形，所述导体的第一终端适合于连接到衬底信号键合区，所述导体的第二终端适合于连接到电路芯片信号键合区；
在说书衬底的所述顶表面上形成支撑区的图形，在所述衬底的底表面上形成散热区的图形，所述第一通路提供所述散热区和所述支撑区之间的电气连接，所述支撑区适合于接纳所述半导体电路芯片。
22.如权利要求21所述的方法，其特征在于，其中所述衬底包括有机材料。
23.如权利要求21所述的方法，其特征在于，其中所述衬底包括陶瓷材料。
24.如权利要求21所述的方法进一步包括将所述衬底的所述底表面附接到印制电路上去的步骤。
25.如权利要求24所述的方法，其特征在于，其中所述第一通路提供所述电路芯片键合区和接触区之间的电气连接，所述接触区电气连接到所述印制电路板。
26.如权利要求21所述的方法，其特征在于，其中所述第一通路包括导热材料。
27.如权利要求21所述的方法，其特征在于，其中所述导体是电感器。
28.一种制造用于接纳半导体电路芯片的结构的方法，所述方法包括的步骤为：
在衬底中形成导体的图形，第一衬底信号键合区是所述导体的第一终端，第二衬底信号键合区是所述导体的第二终端；
在所述衬底的顶表面上形成支撑区的图形，在所述衬底的底表面上形成散热区的图形，第一通路提供所述散热区和所述支撑区之间的电气连接，所述支撑区适合于接纳所述半导体电路芯片。
29.如权利要求28所述的方法，其特征在于，其中所述衬底包括有机材料。
30.如权利要求28所述的方法，其特征在于，其中所述衬底包括陶瓷材料。
31.如权利要求28所述的方法进一步包括将所述衬底的所述底表面附接到印制电路上去的步骤。
32.如权利要求31所述的方法，其特征在于，其中所述第一通路提供电路芯片信号键合区和接触区之间的电气连接，所述接触区电气连接到所述印制电路板。
33.如权利要求28所述的方法，其特征在于，其中所述第一通路包括导热材料。
34.如权利要求28所述的方法，其特征在于，其中所述导体包括在所述衬底中的多个通路金属节段。
35.如权利要求34所述的方法，其特征在于，其中所述导体是电感器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102800639A (zh) * 2011-05-27 2012-11-28 阿尔特拉公司 混合集成封装结构
CN103117267A (zh) * 2011-09-19 2013-05-22 英飞凌科技股份有限公司 用于电隔离的信号传输的半导体装置以及用于制造此类装置的方法
CN106030790A (zh) * 2014-02-12 2016-10-12 高通股份有限公司 晶片级封装(wlp)的浮置ubm焊球上的电感器设计

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8178435B2 (en) 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US8421158B2 (en) * 1998-12-21 2013-04-16 Megica Corporation Chip structure with a passive device and method for forming the same
US6611055B1 (en) * 2000-11-15 2003-08-26 Skyworks Solutions, Inc. Leadless flip chip carrier design and structure
JP2003007902A (ja) * 2001-06-21 2003-01-10 Shinko Electric Ind Co Ltd 電子部品の実装基板及び実装構造
EP1471575A1 (en) * 2003-04-24 2004-10-27 Samsung Electronics Co., Ltd. Rf chip carrier having inductors provided therein and method of manufacturing the same
US7026664B2 (en) * 2003-04-24 2006-04-11 Power-One, Inc. DC-DC converter implemented in a land grid array package
US6940724B2 (en) * 2003-04-24 2005-09-06 Power-One Limited DC-DC converter implemented in a land grid array package
US7414505B2 (en) 2003-05-13 2008-08-19 Samsung Electronics Co., Ltd. High frequency inductor having low inductance and low inductance variation and method of manufacturing the same
TWI236763B (en) * 2003-05-27 2005-07-21 Megic Corp High performance system-on-chip inductor using post passivation process
US7042098B2 (en) * 2003-07-07 2006-05-09 Freescale Semiconductor,Inc Bonding pad for a packaged integrated circuit
US7068138B2 (en) 2004-01-29 2006-06-27 International Business Machines Corporation High Q factor integrated circuit inductor
DE102004020172A1 (de) * 2004-04-24 2005-11-24 Robert Bosch Gmbh Monolithischer Regler für die Generatoreinheit eines Kraftfahrzeugs
JP2005347607A (ja) * 2004-06-04 2005-12-15 Olympus Corp 固体撮像装置、固体撮像素子チップ及びパッケージ
US7064279B2 (en) * 2004-09-23 2006-06-20 Motorola, Inc. Circuit board having an overlapping via
JP4972306B2 (ja) * 2004-12-21 2012-07-11 オンセミコンダクター・トレーディング・リミテッド 半導体装置及び回路装置
US20060186535A1 (en) * 2005-02-23 2006-08-24 Visteon Global Technologies, Inc. Semi-conductor die mount assembly
DE102005021991A1 (de) * 2005-05-09 2006-11-16 Dr. Johannes Heidenhain Gmbh Optoelektronische Anordnung und Verfahren zu deren Herstellung
US7345366B2 (en) * 2005-05-18 2008-03-18 Industrial Technology Research Institute Apparatus and method for testing component built in circuit board
US8319107B2 (en) * 2006-02-10 2012-11-27 Ki-Geon Lee Circuit board and radiating heat system for circuit board
TWI302027B (en) 2006-03-17 2008-10-11 Ind Tech Res Inst A wafer level packaging structure with inductors and manufacture method thereof
US8368501B2 (en) * 2006-06-29 2013-02-05 Intel Corporation Integrated inductors
JP4919761B2 (ja) * 2006-10-27 2012-04-18 日東電工株式会社 配線回路基板および電子部品装置
US20090189727A1 (en) * 2008-01-29 2009-07-30 Inventec Corporation Inductor device
US7956446B2 (en) * 2008-05-13 2011-06-07 Infineon Technologies Ag Semiconductor device and method
SE534510C2 (sv) * 2008-11-19 2011-09-13 Silex Microsystems Ab Funktionell inkapsling
US9433105B2 (en) * 2009-08-25 2016-08-30 International Business Machines Corporation Method of fabricating printed circuit boards
US20110048775A1 (en) * 2009-08-31 2011-03-03 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
KR101096041B1 (ko) 2009-12-10 2011-12-19 주식회사 하이닉스반도체 반도체 패키지
JP5318797B2 (ja) * 2010-02-23 2013-10-16 新光電気工業株式会社 実装基板および半導体装置
FR2964790A1 (fr) * 2010-09-13 2012-03-16 St Microelectronics Grenoble 2 Composant et dispositif semi-conducteur munis de moyens de dissipation de chaleur
KR101289186B1 (ko) * 2011-04-15 2013-07-26 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8969985B2 (en) * 2011-08-30 2015-03-03 Infineon Technologies Ag Semiconductor chip package and method
JP6230777B2 (ja) * 2012-01-30 2017-11-15 新光電気工業株式会社 配線基板、配線基板の製造方法、及び発光装置
US8908383B1 (en) * 2012-05-21 2014-12-09 Triquint Semiconductor, Inc. Thermal via structures with surface features
JP6021504B2 (ja) * 2012-08-08 2016-11-09 キヤノン株式会社 プリント配線板、プリント回路板及びプリント回路板の製造方法
KR20140021910A (ko) * 2012-08-13 2014-02-21 삼성전기주식회사 코어기판 및 이를 이용한 인쇄회로기판
US9035194B2 (en) * 2012-10-30 2015-05-19 Intel Corporation Circuit board with integrated passive devices
US20140167900A1 (en) 2012-12-14 2014-06-19 Gregorio R. Murtagian Surface-mount inductor structures for forming one or more inductors with substrate traces
US9474166B2 (en) * 2012-12-21 2016-10-18 Canon Kabushiki Kaisha Printed wiring board, printed circuit board, and method for manufacturing printed circuit board
US9554453B2 (en) * 2013-02-26 2017-01-24 Mediatek Inc. Printed circuit board structure with heat dissipation function
US9167691B2 (en) * 2013-04-16 2015-10-20 Identive Group, Inc. Dual interface module and dual interface card having a dual interface module manufactured using laser welding
US9767957B2 (en) * 2013-08-12 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a tunable three dimensional inductor
GB2520952A (en) 2013-12-04 2015-06-10 Ibm Flip-chip electronic device with carrier having heat dissipation elements free of solder mask
TWI543308B (zh) * 2014-04-16 2016-07-21 Viking Tech Corp Electronic packaging structure and its ceramic substrate
JP6761800B2 (ja) * 2014-09-09 2020-09-30 セラムテック ゲゼルシャフト ミット ベシュレンクテル ハフツングＣｅｒａｍＴｅｃ ＧｍｂＨ 多層冷却体
US20180285706A1 (en) * 2015-10-06 2018-10-04 Thin Film Electronics Asa Electronic Device Having an Antenna, Metal Trace(s) and/or Inductor With a Printed Adhesion Promoter Thereon, and Methods of Making and Using the Same
WO2019066868A1 (en) * 2017-09-28 2019-04-04 Intel Corporation CROSSING INTERCONNECT HOLE STRUCTURE FOR INTEGRATED INDUCTION COIL OF HIGH DENSITY HOUSING
WO2019132957A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
US11160160B1 (en) * 2020-08-06 2021-10-26 Multek Technologies Limited PCB for bare die mount and process therefore
TWI788775B (zh) * 2021-02-05 2023-01-01 恆勁科技股份有限公司 電感結構及其製法與電子封裝件及其製法暨封裝載板之製法
CN113784499A (zh) * 2021-08-05 2021-12-10 珠海市晶讯物联技术有限公司 一种针对模组散热的成品线路板及方法
US20230215810A1 (en) * 2021-12-30 2023-07-06 Advanced Semiconductor Engineering, Inc. Semiconductor package structure

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097089A (en) 1998-01-28 2000-08-01 Mitsubishi Gas Chemical Company, Inc. Semiconductor plastic package, metal plate for said package, and method of producing copper-clad board for said package
JPS6344050A (ja) * 1986-08-08 1988-02-25 旭化成株式会社 耐力パネルの固定構造
JP2660295B2 (ja) 1988-08-24 1997-10-08 イビデン株式会社 電子部品搭載用基板
JPH04336451A (ja) * 1991-05-14 1992-11-24 Fujitsu Ltd 半導体チップの実装構造
US5506755A (en) 1992-03-11 1996-04-09 Kabushiki Kaisha Toshiba Multi-layer substrate
JP2721093B2 (ja) * 1992-07-21 1998-03-04 三菱電機株式会社 半導体装置
JP3309522B2 (ja) * 1993-11-15 2002-07-29 株式会社村田製作所 多層基板及びその製造方法
US5752182A (en) 1994-05-09 1998-05-12 Matsushita Electric Industrial Co., Ltd. Hybrid IC
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
US5567654A (en) 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
US5646826A (en) 1995-01-26 1997-07-08 Northern Telecom Limited Printed circuit board and heat sink arrangement
US5814889A (en) 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
JPH0955459A (ja) 1995-06-06 1997-02-25 Seiko Epson Corp 半導体装置
JPH09153679A (ja) 1995-11-30 1997-06-10 Kyocera Corp 積層ガラスセラミック回路基板
US5721454A (en) 1995-12-20 1998-02-24 Intel Corporation Integrated circuit package with a plurality of vias that are electrically connected to an internal ground plane and thermally connected to an external heat slug
JPH1079623A (ja) * 1996-09-02 1998-03-24 Olympus Optical Co Ltd アンテナ素子を内蔵する半導体モジュール
JPH10242377A (ja) * 1997-02-25 1998-09-11 Hitachi Ltd 高周波電力増幅器モジュール
JP2877132B2 (ja) * 1997-03-26 1999-03-31 日本電気株式会社 多層プリント基板とその製造方法
JPH10321757A (ja) * 1997-05-22 1998-12-04 Saitama Nippon Denki Kk 電子回路モジュール
JP3650689B2 (ja) 1997-05-28 2005-05-25 三菱電機株式会社 半導体装置
US5808873A (en) 1997-05-30 1998-09-15 Motorola, Inc. Electronic component assembly having an encapsulation material and method of forming the same
JPH1167959A (ja) * 1997-08-20 1999-03-09 Nec Corp 半導体装置
DE19736962B4 (de) 1997-08-25 2009-08-06 Robert Bosch Gmbh Anordnung, umfassend ein Trägersubstrat für Leistungsbauelemente und einen Kühlkörper sowie Verfahren zur Herstellung derselben
TW430959B (en) 1998-04-22 2001-04-21 World Wiser Electronics Inc Thermal enhanced structure of printed circuit board
JP3147087B2 (ja) 1998-06-17 2001-03-19 日本電気株式会社 積層型半導体装置放熱構造
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
SG73610A1 (en) * 1998-10-07 2002-01-15 Agilent Technologies Inc Integrated circuit die with directly coupled noise suppression and/or other device
JP4287960B2 (ja) * 1998-10-09 2009-07-01 パナソニック株式会社 電気回路、半導体パッケージ及び実装体
US6265771B1 (en) 1999-01-27 2001-07-24 International Business Machines Corporation Dual chip with heat sink
US6075700A (en) 1999-02-02 2000-06-13 Compaq Computer Corporation Method and system for controlling radio frequency radiation in microelectronic packages using heat dissipation structures
JP2000236149A (ja) * 1999-02-16 2000-08-29 Nec Kansai Ltd インダクタ付き配線基板およびその製造方法
US6191477B1 (en) * 1999-02-17 2001-02-20 Conexant Systems, Inc. Leadless chip carrier design and structure
US6218729B1 (en) * 1999-03-11 2001-04-17 Atmel Corporation Apparatus and method for an integrated circuit having high Q reactive components
US6421013B1 (en) * 1999-10-04 2002-07-16 Amerasia International Technology, Inc. Tamper-resistant wireless article including an antenna

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102800639A (zh) * 2011-05-27 2012-11-28 阿尔特拉公司 混合集成封装结构
CN102800639B (zh) * 2011-05-27 2016-12-14 阿尔特拉公司 混合集成封装结构
CN103117267A (zh) * 2011-09-19 2013-05-22 英飞凌科技股份有限公司 用于电隔离的信号传输的半导体装置以及用于制造此类装置的方法
CN103117267B (zh) * 2011-09-19 2016-06-29 英飞凌科技股份有限公司 用于电隔离的信号传输的半导体装置以及用于制造此类装置的方法
CN106030790A (zh) * 2014-02-12 2016-10-12 高通股份有限公司 晶片级封装(wlp)的浮置ubm焊球上的电感器设计
CN106030790B (zh) * 2014-02-12 2019-08-20 高通股份有限公司 晶片级封装(wlp)的浮置ubm焊球上的电感器设计

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Publication number Publication date
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