CN1230894C - 半导体封装及其制造方法 - Google Patents
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Abstract
一种能够在密封树脂上装载焊球以便减小封装面积的半导体封装,以及这种半导体封装的制备方法。实施该方法的装置包括第一绝缘衬底5,承载用于安装半导体器件2的安装部位3和与半导体器件2电连接的第一导电图形4;围绕第一绝缘衬底的安装部位向上形成的侧壁段6;由第一绝缘衬底5和侧壁段限定的空腔7,当半导体器件2安装在安装部位3时由密封树脂12密封;和第二绝缘衬底10,设置在空腔和侧壁段上并且承载第二导电图形31,第二导电图形31通过形成在侧壁段6中的金属化通孔26与第一导电图形4电连接。在第二绝缘衬底10的一个整个表面上按栅格方式设置焊料焊盘9。
Description
技术领域
本发明涉及半导体封装及其制造方法。
背景技术
到目前为止,作为半导体封装,有用于表面安装LSI(大规模集成电路)的区域阵列BGA(球栅阵列)70,包括在其与印刷电路板的安装面上的焊球端子,如图1所示。
这种BGA 70包括半导体器件73,其包含第一绝缘衬底72并且安装在第一绝缘衬底72上,和第二绝缘衬底75,其借助预浸渍片74层叠在第一绝缘衬底72上,如图1所示。
第一绝缘衬底72是衬铜的层叠片,由例如作为基底的玻璃布和铜箔组成,玻璃布浸渍有环氧树脂,铜箔粘合在其两侧,第一绝缘衬底72基本上形成为矩形形状。第一绝缘衬底72具有形成在其一个表面上的导电图形76,并且具有用于热辐射片77的整体图形,热辐射片77通过使用光刻技术的印刷刻蚀法形成在另一个表面上。这个第一绝缘衬底72包括在其中央部位安装半导体器件73的安装部位79。在第一绝缘衬底72的安装部位79的边缘上,借助具有开口81的预浸渍片74层叠第二绝缘衬底75,第二绝缘衬底75具有用于在第一绝缘衬底72上安装半导体器件73的开口80。通过穿孔第二绝缘衬底75的中央部位形成开口80,同时通过穿孔预浸渍片75的中央部位形成开口81。在第一绝缘衬底72中,由这个开口80和第一绝缘衬底72形成空腔82。采用热固化粘结剂例如管芯键合剂83,通过空腔82在第一绝缘衬底72的安装部位79上安装半导体器件73。半导体器件73与形成在第一绝缘衬底72中的导电图形76通过键合线84电连接。空腔82用液态封装树脂86覆盖并且通过热工艺固化。这样使空腔82的上表面平坦化,与第二绝缘衬底75的上表面齐平,可使BGA精确地安装在主板上。
在第二绝缘衬底75一个表面上层叠的第一绝缘衬底72衬有铜箔,通过使用光刻技术的印刷蚀刻法布图,形成焊料焊盘88和电连接焊料焊盘88的导电图形89。在第二绝缘衬底75的一个表面上,围绕开口80形成多个这种焊料焊盘88。
在第二绝缘衬底75中钻出金属化通孔91,从第二绝缘衬底75的上表面延伸到第一绝缘衬底72的下表面。这样,形成在第二绝缘衬底75上的导电图形89、形成在第一绝缘衬底上的导电图形76和形成在第一绝缘衬底上的用于热辐射片77的整体图形借助通孔91电连接。对于BGA,通过在每个焊料焊盘88上印刷焊糊形成多个焊球92。
在载有用于热辐射片77的整体图形的第一绝缘衬底72的表面上,利用粘结剂键合散热片93。这样可使偶然存储在BGA 70的热量通过散热片93消散,防止BGA70过热。
通过形成在第二绝缘衬底75上表面的焊球92,BGA70安装在主板上,焊球92与形成在主板上的导电层电连接。
同时,在需要减小尺寸和降低重量的电气设备中,其中装入的BGA也必须减小尺寸。然而,在封装中用于涂敷密封树脂86的空腔82的区域和第二绝缘衬底75的区域,焊球92和导体图形可能仅仅设置在第二绝缘衬底75的上端,不能设置在空腔82上,从而增大了封装区域。
而且,由于焊球和导体图形的功能提供了半导体封装和主板之间的电连接,对减小安装面积产生了限制,使得其难以减小封装尺寸
发明内容
因此,本发明的目的在于提供一种能够在密封树脂上装载焊球以便减小封装尺寸的半导体封装,以及这种半导体封装的制备方法。
按照一个方案,本发明提供一种半导体封装,包括:
第一绝缘衬底,承载用于安装半导体器件的安装部位和与所述半导体器件电连接的第一导电图形;
围绕所述第一绝缘衬底的所述安装部位向上形成的侧壁段;
由所述第一绝缘衬底和侧壁段限定的空腔,当所述半导体器件安装在所述安装部位时由树脂密封;和
第二绝缘衬底,设置在所述空腔中和所述侧壁段上并且承载第二导电图形,所述第二导电图形通过形成在所述侧壁段中的通孔与所述第一导电图形电连接;其中,
至少在所述第二绝缘衬底的一个表面上的所述空腔中设置一个焊料焊盘;
在第一绝缘衬底的另一个表面上形成有用于热辐射片的整体图形,和所述半导体器件通过焊盘安装;
设置在第二绝缘衬底的与所述空腔相对的表面上用于连接到另一个印刷线路板的另一个焊料焊盘;
与所述半导体器件通过连接线相连接的第一导电图形;
所述空腔中的树脂的上表面与所述侧壁段的上边齐平。
按照另一个方案,本发明提供一种半导体封装的制备方法,包括以下工序:
在第一绝缘衬底上形成用于安装半导体器件安装部位和用于电连接半导体器件的第一导电图形;
层叠衬垫,该衬垫具有尺寸与在所述第一绝缘衬底的一个表面中的所述安装部位相同的开口;
在由所述第一绝缘衬底和在所述衬垫中设置的开口所限定的安装部位安装半导体器件;
在所述安装部位安装所述半导体器件之后用密封树脂密封所述空腔;
在所述衬垫上层叠第二绝缘衬底,其一个表面上承载有导电层;
形成通孔,在所述第一导电图形和所述导电层之间建立电连接;和
至少在所述导电层的所述空腔中形成一个焊料焊盘;
其中,在第一绝缘衬底的另一个表面上形成用于热辐射片的整体图形,和通过焊盘安装所述半导体器件;
在第二绝缘衬底的与所述空腔相对的表面上设置用于连接到另一个印刷线路板的另一个焊料焊盘;
设置与所述半导体器件通过连接线相连接的第一导电图形;
其中,所述空腔中的树脂的上表面与所述侧壁段的上边齐平。
在根据本发明的半导体封装及其制备方法中,可以在树脂密封的半导体器件的树脂密封区域设置导电布线,作为安装于树脂密封的半导体器件的树脂密封区域上的布线部位,可以具有焊球用于BGA和主板之间的导电连接。结果是树脂密封的空腔表现为在主板上安装BGA的有效区域。因此,半导体封装不增加面积,以致能够提供高热辐射的小尺寸的半导体封装。
附图说明
图1是传统的BGA的剖面图。
图2是根据本发明的BGA的剖面图。
图3是根据本发明的BGA的平面图。
图4是根据本发明的BGA的底视平面图。
图5是承载焊盘和导体图形的绝缘衬底的平面图。
图6是展示在绝缘衬底上层叠预浸渍片和绝缘衬底的方式的剖面图。
图7是承载侧壁段的绝缘衬底的平面图。
图8是展示在空腔中装载半导体器件的方式的剖面图。
图9是展示通过键合导线把半导体器件连接于导体图形的方式的平面图。
图10是展示在容纳半导体器件的空腔中密封树脂的剖面图。
图11是展示层叠绝缘衬底,在绝缘片、侧壁段和绝缘衬底中形成金属化通孔的方式的剖面图。
图12是图11所示绝缘片的平面图。
图13是展示在绝缘片形成通孔焊盘、焊料焊盘和导体图形的方式的平面图。
图14是承载有用于热辐射片的整体图形的BGA的底视平面图。
图15是键合有热辐射片的BGA的剖面图。
具体实施方式
参见附图,将详细说明根据本发明的半导体封装所采用的BGA。图2-4展示了根据本发明的BGA1。该BGA1是用于在一个整体表面上表面安装LSI的区域阵列式封装,多个焊料焊盘按栅格的方式设置在该表面上。这种BGA包括第一绝缘衬底5,其上安装有半导体器件2,并且其上形成有导电图形4,围绕安装部位3向上形成的侧壁段6,由第一绝缘衬底5和侧壁段6限定的空腔7,其上形成焊料焊盘9的第二绝缘衬底10,和防止BGA1过热的热辐射片11。在BGA1的空腔7中,安装半导体器件2并且填充密封树脂12。
其上装载半导体器件2的第一绝缘衬底5实质上是衬铜的层叠片,由浸渍环氧树脂的作为基底材料的玻璃布组成。在第一绝缘衬底5的两侧粘附有铜箔。通过采用光刻技术的印刷蚀刻法对第一绝缘衬底5进行布图,从而在其一个表面上形成导电图形4,用于把安装半导体器件2的安装部位3电连接于围绕安装部位3安装的半导体器件2。按照类似方式,在第一绝缘衬底5上形成散热图形15,用于经过热辐射片11和用于通孔的焊盘16从封装内部辐射热量。
其上安装半导体器件2的安装部位3设置在第一绝缘衬底5的中央部位。使用粘结剂例如以后说明的管芯键合剂,把半导体器件2安装在安装部位3上。围绕安装部位3形成的导电图形4,由围绕第一绝缘衬底5一个表面的边缘连续形成的焊盘21和从焊盘21朝向安装部位3形成的图形22构成,从而电连接到以后说明的键合线13。在焊盘21形成金属化通孔26,以后将做说明。
在第一绝缘衬底5的另一个表面上形成用于热辐射片15的整体图形,从中心开始向第一绝缘衬底5的边缘基本上是正方形的形状。围绕用于热辐射片15的整体图形设置通孔焊盘16,金属化通孔26穿过其中。
围绕第一绝缘衬底5向上形成的侧壁段6由预浸渍片17和层叠在预浸渍片17上的衬垫衬底18构成。
使衬垫衬底18和第一绝缘衬底5成为一体的预浸渍片17,具有基本上是正方形的中央开口19,与安装部位3基本扩及同一空间,并且形成为尺寸与第一绝缘衬底5相同的基本上是正方形的形状。该预浸渍片17围绕第一绝缘衬底5的边缘层叠在焊盘21上,用做衬垫衬底18和第一绝缘衬底5的粘结层。与预浸渍片17类似地,衬垫衬底18具有基本上是正方形的中央开口23,并且与安装部位3基本扩及同一空间,并且形成为尺寸与第一绝缘衬底5相同的基本上是正方形的形状。该衬垫衬底18通过预浸渍片17围绕第一绝缘衬底5的边缘层叠。这样在由侧壁段6围绕的区域中形成深度足以容纳半导体器件2的空腔7。空腔7使设置在第一绝缘衬底5上的安装部位3向外暴露。
在侧壁段6中,形成在侧壁段6的直立方向延伸的多个金属化通孔26,以便穿过通孔焊盘25和焊盘21之间的区域,通孔焊盘25连续形成于层叠的第二绝缘衬底10的边缘,焊盘21连续形成于第一绝缘衬底5的边缘。
在设置于第一绝缘衬底5中的安装部位3上,采用热固性粘结剂例如管芯键合剂27,安装承载预定电路的芯片状半导体器件2,通过形成于第一绝缘衬底5的空腔7向外暴露。半导体器件2和在第一绝缘衬底5上形成的导电图形4的图形22采用键合线相互电连接。
其中容纳半导体器件2的空腔7充满密封树脂12,以使其上表面与侧壁段6齐平。密封树脂12是液态热固性树脂,通过热处理固化。这样使BGA1的上表面平坦化,可使第二绝缘衬底10确实地层叠在其上。
层叠在衬垫衬底18上表面上的第二绝缘衬底10由衬铜层的片构成,该片由浸渍环氧树脂的玻璃布和粘结在其一个表面上的铜箔组成。对这第二绝缘衬底10布图形成焊料焊盘9,通过采用光刻技术的印刷蚀刻法,形成焊球8、形成有金属化通孔26的通孔焊盘25、和电气互连焊料焊盘9和通孔焊盘25的导体图形31。通过预浸渍片28在侧壁段6和空腔7上层叠第二绝缘衬底10,使其布图面向外。
在第二绝缘衬底10的整个表面上按栅格方式形成焊料焊盘9。在焊料焊盘9上通过印刷和焊膏回流形成焊球9,用于提供主板和BGA1之间的互连。
在第一绝缘衬底5的相反侧形成热辐射片11,用于向外辐射BGA1的热量,防止BGA1过热。采用粘结剂32把热辐射片11粘结在用于热辐射片15的整体图形和第一绝缘衬底5的一个表面上形成的通孔焊盘16上。这样,在BGA1中,封装内的热量可以通过热辐射片11向外消散,以便防止因过热产生的故障。
通过回流焊,使安装在第二绝缘衬底10上的焊球8压向主板上的安装表面,把BGA1连接在主板。这样通过第二绝缘衬底10上形成的焊球8、导体图形31和金属化通孔26把BGA1电连接到主板。
采用根据本发明的BGA,可以在树脂密封的半导体器件的树脂密封区域的上部布线,作为部分布线而在BGA1和主板之间提供电互连的焊球8,可以安装在BGA1的半导体器件2的密封区域。因此,树脂密封的空腔代表有效的安装区域,证实在BGA与主板的连接中没有无效空间。所以,不增加封装面积,实现了小尺寸高散热的BGA。
可以按照如下方式制备上述BGA1。首先,在浸渍环氧树脂的玻璃布两侧粘结铜箔,形成由衬铜层叠片构成的第一绝缘衬底5。然后,如图5所示,把第一绝缘衬底5形成为基本上是正方形的。使用其上印刷有对应于焊盘21和图形22的图形的光刻膜,通过采用光刻技术的印刷蚀刻法对第一绝缘衬底5的一个表面布图。由此形成由焊盘21和图形22所组成的导电图形4,焊盘21沿第一绝缘衬底5的边缘延伸形成,图形22从这些焊盘21向在第一绝缘衬底5的中央部位所形成的安装部位3延伸形成。第一绝缘衬底5的相反侧整体衬有铜图形20。
按类似方式,形成基本上记录的预浸渍片17和衬垫衬底18,在预浸渍片17和衬垫衬底18的中央部位穿孔形成开口19、23。
然后,如图6和7所示,通过衬垫衬底18在焊盘21上层叠尺寸与第一绝缘衬底5相同的衬垫衬底18,通过真空热压与第一绝缘衬底5成为一体,形成侧壁段6。于是通过形成在其边缘的侧壁段6形成空腔7。
承载电路的半导体器件2装载在空腔中,如图8所示。通过粘结剂例如管芯键合剂27,把该半导体器件2装载在第一绝缘衬底5的中央部位所形成的安装部位3。然后采用未示出的导线键合装置,用键合线对半导体器件2布线。
然后,如图10所示,对容纳半导体器件2的空腔7施加液态密封树脂12。这种密封树脂12是热固性树脂,例如环氧树脂、蜜胺、苯酚或尿素塑料,通过未示出的热处理工艺进行固化。按照这种方式,使BGA1的半导体器件2的密封区域基本上与侧壁段6的上表面齐平。同时,在BGA1中,通过适当地抛光侧壁段6或固化密封树脂12的上表面,使侧壁段6的上表面与密封区域齐平。
然后层叠尺寸与第一绝缘衬底5相同的第二绝缘衬底10,覆盖侧壁段6和密封树脂12涂敷的区域。这种第二绝缘衬底10是层叠片,其一个表面衬有铜。具体地,第二绝缘衬底10是浸渍环氧树脂的玻璃布,其一个表面衬有铜箔。通过尺寸与第一绝缘衬底5相同的预浸渍片28,层叠第二绝缘衬底10,衬有铜箔的表面向外,并通过真空热压与第一绝缘衬底5成为一体。
然后,如图11和12所示,使用NC制球车床形成一系列通孔,穿过侧壁段6和第一绝缘衬底5的两侧,沿第二绝缘衬底10的边缘延伸。通过例如硫酸法、铬酸法或等离子法的去污,对这些通孔进行去毛刺。然后通过电镀或非电镀镀敷通孔26,形成金属化通孔26。这些通孔26穿过第一绝缘衬底5中形成的焊盘21,用于提供形成在第一绝缘衬底5上的导电图形4、第二绝缘衬底10和第一绝缘衬底5的相反表面上淀积的铜图形20。
如图13所示,然后通过采用光刻技术的印刷蚀刻法,利用载有焊料焊盘9、通孔焊盘25以及互连焊料焊盘9和通孔焊盘25的导体图形31的光刻膜,在第二绝缘衬底10承载铜箔的表面上布图形成焊料焊盘9、通孔焊盘25和导体图形31。形成通孔焊盘25以使沿第二绝缘衬底10的边缘连续形成的金属化通孔26将位于焊盘中心,如图13所示。这些焊料焊盘9和通孔焊盘25仅通过导体图形31相互连接。
按照类似方式,在第一绝缘衬底5的相反表面上形成的铜图形20中,沿用于热辐射片15的整体图形和第一绝缘衬底5形成一系列通孔焊盘16,如图14所示。与通孔焊盘25类似地,形成通孔焊盘16以使金属化通孔26将位于焊盘的中心。用于热辐射片15的整体图形形成为基本上是从中心向边缘延伸的正方形。
在第一绝缘衬底5的相反表面上,利用粘结剂32固定热辐射片11,覆盖通孔焊盘16和用于热辐射片15的整体图形,如图15所示。这种热辐射片具有与第一绝缘衬底5相同的尺寸。按此方式,BGA1能够通过热辐射片11向外消散封装中的热量,防止因过热产生的故障。
然后,如图2和3所示,使用未示出的焊球安装机或回流炉,在焊料焊盘9上装载用于互连BGA1和主板的焊球8,制成BGA1,如图2和3所示。
采用上述BGA的制造方法,由于能够在树脂密封的半导体器件的树脂密封区域顶部形成布线,所以提供BGA1和主板之间连接的焊球8可以安装在树脂密封的半导体器件2的密封区域。因此,密封的空腔部位代表安装的有效区域,证实BGA和主板的连接没有无效空间,以致不增加封装面积,提供具有高热辐射的小尺寸BGA。
同时,除了采用光刻技术的印刷蚀刻法之外,采用任何公知的适当印刷方法,例如丝网印刷法,可以在第一绝缘衬底5和第二绝缘衬底10中形成各种导体图形。
Claims (8)
1.一种半导体封装,包括:
第一绝缘衬底,承载用于安装半导体器件的安装部位和与所述半导体器件电连接的第一导电图形;
围绕所述第一绝缘衬底的所述安装部位向上形成的侧壁段;
由所述第一绝缘衬底和侧壁段限定的空腔,当所述半导体器件安装在所述安装部位时由树脂密封;和
第二绝缘衬底,设置在所述空腔中和所述侧壁段上并且承载第二导电图形,所述第二导电图形通过形成在所述侧壁段中的通孔与所述第一导电图形电连接;其中,
至少在所述第二绝缘衬底的一个表面上的所述空腔中设置一个焊料焊盘;
在第一绝缘衬底(5)的另一个表面上形成有用于热辐射片(15)的整体图形,和所述半导体器件通过焊盘安装;
设置在第二绝缘衬底的与所述空腔相对的表面上用于连接到另一个印刷线路板的另一个焊料焊盘;
与所述半导体器件通过连接线相连接的第一导电图形;
所述空腔中的树脂的上表面与所述侧壁段(6)的上边齐平。
2.根据权利要求1的半导体封装,其中,在所述第一绝缘衬底的安装部位的相反表面设置另一热辐射片(11),利用粘结剂固定所述另一热辐射片(11),所述另一热辐射片(11)具有与第一绝缘衬底(5)相同的尺寸。
3.根据权利要求1的半导体封装,其中,所述第一绝缘衬底是两侧衬铜的层叠片。
4.根据权利要求1的半导体封装,其中,所述第二绝缘衬底是一侧衬铜的层叠片。
5.一种半导体封装的制备方法,包括以下工序:
在第一绝缘衬底上形成用于安装半导体器件安装部位和用于电连接半导体器件的第一导电图形;
层叠衬垫,该衬垫具有尺寸与在所述第一绝缘衬底的一个表面中的所述安装部位相同的开口;
在由所述第一绝缘衬底和在所述衬垫中设置的开口所限定的安装部位安装半导体器件;
在所述安装部位安装所述半导体器件之后用密封树脂密封所述空腔;
在所述衬垫上层叠第二绝缘衬底,其一个表面上承载有导电层;
形成通孔,在所述第一导电图形和所述导电层之间建立电连接;和
至少在所述导电层的所述空腔中形成一个焊料焊盘;
其中,在第一绝缘衬底(5)的另一个表面上形成用于热辐射片(15)的整体图形,和通过焊盘安装所述半导体器件;
在第二绝缘衬底的与所述空腔相对的表面上设置用于连接到另一个印刷线路板的另一个焊料焊盘;
设置与所述半导体器件通过连接线相连接的第一导电图形;
其中,所述空腔中的树脂的上表面与所述侧壁段(6)的上边齐平。
6.根据权利要求5的方法,其中,所述第一绝缘衬底是两侧衬铜的层叠片。
7.根据权利要求5的方法,其中,所述第二绝缘衬底是一侧衬铜的层叠片。
8.根据权利要求5的方法,还包括:
在形成所述导电层之后,在所述第一绝缘衬底的安装部位的相反表面上设置另一热辐射片(11),利用粘结剂固定所述另一热辐射片(11),所述另一热辐射片(11)具有与第一绝缘衬底(5)相同的尺寸。
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US7588951B2 (en) * | 2006-11-17 | 2009-09-15 | Freescale Semiconductor, Inc. | Method of packaging a semiconductor device and a prefabricated connector |
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WO2010056211A2 (en) * | 2008-11-17 | 2010-05-20 | Advanpack Solutions Pte Ltd | System for encapsulation of semiconductor dies |
US8264067B2 (en) * | 2009-10-09 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through silicon via (TSV) wire bond architecture |
JP5682185B2 (ja) * | 2010-09-07 | 2015-03-11 | ソニー株式会社 | 半導体パッケージおよび半導体パッケージの製造方法ならびに光学モジュール |
TWI440228B (zh) * | 2011-09-29 | 2014-06-01 | Viking Tech Corp | Light emitting diode package structure and manufacturing method thereof |
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Family Cites Families (9)
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JPS58446U (ja) * | 1981-06-25 | 1983-01-05 | 富士通株式会社 | 混成集積回路装置 |
US5237204A (en) * | 1984-05-25 | 1993-08-17 | Compagnie D'informatique Militaire Spatiale Et Aeronautique | Electric potential distribution device and an electronic component case incorporating such a device |
US5291062A (en) * | 1993-03-01 | 1994-03-01 | Motorola, Inc. | Area array semiconductor device having a lid with functional contacts |
US6359335B1 (en) * | 1994-05-19 | 2002-03-19 | Tessera, Inc. | Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures |
US5972736A (en) * | 1994-12-21 | 1999-10-26 | Sun Microsystems, Inc. | Integrated circuit package and method |
JP2725637B2 (ja) * | 1995-05-31 | 1998-03-11 | 日本電気株式会社 | 電子回路装置およびその製造方法 |
US5793104A (en) * | 1996-02-29 | 1998-08-11 | Lsi Logic Corporation | Apparatus for forming electrical connections between a semiconductor die and a semiconductor package |
SE514426C2 (sv) * | 1999-06-17 | 2001-02-19 | Ericsson Telefon Ab L M | Anordning för chipmontering i kavitet i flerlagers mönsterkort |
JP2001320168A (ja) * | 2000-03-02 | 2001-11-16 | Murata Mfg Co Ltd | 配線基板およびその製造方法、ならびにそれを用いた電子装置 |
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PB01 | Publication | ||
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GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
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Granted publication date: 20051207 Termination date: 20100707 |