CN2662455Y - 电气封装体 - Google Patents

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Abstract

本实用新型公开一种电气封装体，以提供高密度焊接垫及微细线路的多层内连线结构，并可有效降低电气封装体的制作成本及显著提高电气封装体的电性能。电气封装体至少包括：一多层内连线结构，具有一顶面及对应的一底面，且多层内连线结构还具有一内部线路，而内部线路还具有多个焊接垫，其位于多层内连线结构的底面；至少一电子元件，配置于多层内连线结构的顶面，并电连接于多层内连线结构的内部线路；以及一支撑基板，其材料为导电材料，且支撑基板配置于多层内连线结构的底面，而支撑基板还具有多个第一开口，其分别暴露出其所对应的该些焊接垫之一。

Description

电气封装体
技术领域
本实用新型涉及一种电气封装体，且特别是有关于一种应用由导电材料所制成的支撑基板(support substrate)的电气封装体。
背景技术
倒装芯片内连线技术(Flip Chip Interconnect Technology，简称FC)是一种将芯片(die)电连接至承载器(carrier)的封装方法。倒装芯片内连线技术主要是利用面阵列(area array)的方式，将多个芯片垫(die pad)配置于芯片的有源表面(active surface)上，并在芯片垫上形成凸点(bump)，接着将芯片翻覆(flip)之后，再利用这些凸点来分别电性及结构性连接芯片的芯片垫至承载器上的凸点垫(bump pad)，使得芯片可经由这些凸点而电连接至承载器，并经由承载器的内部线路而电连接至外界的电子装置。值得注意的是，由于倒装芯片内连线技术(FC)可适用于高引脚数(High PinCount)的芯片封装体，并同时具有缩小芯片封装面积及缩短信号传输路径等诸多优点，所以倒装芯片内连线技术目前已广泛地应用于芯片封装领域，常见应用倒装芯片焊接技术的芯片封装结构例如有倒装芯片球格阵列型(Flip Chip/Ball Grid Array，FC/BGA)及倒装芯片针格阵列型(Flip Chip/Pin Grid Array，FC/PGA)等型态的芯片封装结构。
请参考图1，其显示现有的一种倒装芯片球格阵列型的电气封装体的剖面示意图。电气封装体100包括基板(substrate)110、多个凸点120、芯片130及多个焊球140。其中，基板110具有一顶面112及对应的一底面114，且基板110还具有多个凸点垫(bump pad)116a及多个焊球垫(ball pad)116b。此外，芯片130具有一有源表面(active surface)132及对应的一背面134，其中芯片130的有源表面132泛指芯片130的具有有源元件(active device)(未显示)的一面，并且芯片130还具有多个芯片垫136，其配置于芯片130的有源表面132，用来作为芯片130的信号输出和输入的媒介，而这些凸点垫116a的位置分别对应于这些芯片垫136的位置。另外，这些凸点120则分别电性及结构性连接这些芯片垫136之一至其所对应的这些凸点垫116a之一。并且，这些焊球140则分别配置于这些焊球垫116b上，用来电性及结构性连接至外界的电子装置。
请同样参考图1，现有的电气封装工艺乃是在完成基板110的内部线路及接点116a、116b之后，再将芯片130组装于基板110的表面上，接着将一底胶(underfill)150填充于基板110的顶面112及芯片130的有源表面132所围成的空间，用来保护这些凸点垫116a、这些芯片垫136及这些凸点120，并同时缓冲基板110与芯片130之间在受热时所产生热应变(thermalstrain)的不匹配的现象。因此，芯片130的芯片垫136将可经由凸点120而电性及结构性连接至基板110的凸点垫116a，再经由基板110的内部线路而向下绕线(routing)至基板110的底面114的焊球垫116b，最后经由焊球垫116b上的焊球140而电性及结构性连接至外界的电子装置。
就高密度线路布线的基板的工艺而言，现有通常是利用增层法(buildup)在一介电芯层(dielectric core)的两面分别同时形成一线路层，并且利用镀通孔(Plated Through Hole，PTH)来电连接两线路层。然而，由于使用厚度较薄的介电芯层的基板很容易受热而发生翘曲(warp)的现象，所以基板的介电芯层必须具有足够的厚度，如此才能相对提供足够的结构强度，但这也导致介电芯层的厚度无法进一步地降低。
除此之外，为了在介电芯层上制作导电通孔(PTH)，现有通常是利用激光钻孔(laser drilling)的方式，在介电芯层上形成微细尺寸的贯孔，接着电镀一金属层于贯孔的内壁，用来电连接位于介电芯层的两面的线路层。然而，由于现有的镀通孔(PTH)的工艺通常是利用激光钻孔来形成微细尺寸的贯孔，如此将导致基板的整体制作成本的提高。此外，现有的镀通孔(PTH)的工艺已无法有效降低导电通孔(PTH)的外径，使得现有的导电通孔(PTH)已经成为目前高密度线路布线的基板的设计瓶颈。
实用新型内容
有鉴于此，本实用新型的目的在于提供一种电气封装体，以提供高密度焊接垫及微细线路的多层内连线结构，并可有效地降低电气封装体的制作成本及显著地提高电气封装体的电性能。
为达本实用新型的上述目的，本实用新型提供一种电气封装体，此电气封装体包括一多层内连线结构(multi-layer interconnection structure)、至少一电子元件及一支撑基板。首先，此多层内连线结构具有一顶面及对应的一底面，且此多层内连线结构还具有一内部线路(inner circuit)，其具有多个焊接垫，而这些焊接垫位于此多层内连线结构的底面。此外，电子元件配置于此多层内连线结构的顶面，并电连接于此多层内连线结构的内部线路。另外，支撑基板的材料为导电材料，且此支撑基板配置于此多层内连线结构的底面，而此支撑基板还具有多个开口，其分别暴露出其所对应的这些焊接垫之一。
为让本实用新型的上述和其它目的、特征、和优点能更明显易懂，下文特举两实施例，并配合附图，作详细说明如下。
附图说明
图1显示现有的一种倒装芯片球格阵列型的电气封装体的剖面示意图；
图2A～2G显示本实用新型的第一实施例的电气封装工艺的流程示意图；
图3显示本实用新型的第一实施例的电气封装体，其采用体积较小的接点的剖面示意图；
图4A～4H显示本实用新型的第二实施例的电气封装工艺的流程示意图。
附图标记说明
100   电气封装体           110    基板
112   顶面                 114    底面
116a  凸点垫               116b   焊球垫
120   凸点                 130    芯片
132   有源表面             134    背面
136   芯片垫               140    焊球
150   底胶                 200    电气封装体
201   电气封装体           202    支撑基板
203   开口                 203a   开口
203b  开口                 204    阻挡层
206   多层内连线结构       206a  顶面
206b  底面                   208    导线层
208a  焊接垫                 208b   焊接垫
210   介电层                 212    导电通孔
214   预焊块                 216    绝缘层
218   电子元件               220    接点
220a  接点                   220b   接点
300   电气封装体             302    支撑基板
303   开口                   303a   开口
303b  开口                   304a   阻挡层
304b  导电通孔               306    多层内连线结构
306a  顶面                   306b   底面
308a  焊接垫                 308b   焊接垫
314   预焊块                 316    绝缘层
318   电子元件               322    隔绝层
322a  开口                   323    开口
323a  开口                   323b   开口
320   接点
具体实施方式
第一实施例
请依序参考图2A～2G，其显示本实用新型的第一实施例的电气封装工艺的流程示意图。
如图2A所示，提供一支撑基板202，其本身具有硬质性、可导电性、低热膨胀系数及高导热性等特性，支撑基板202的材料例如铁、钴、镍、铜、铝、钛、钨、锆、铬及该等合金，并且支撑基板202的表面必须具有较高等级的平坦度(co-planarity)，以利于后续工艺在支撑基板202的表面制作微细线路。
如图2B所示，形成多个阻挡层(barrier layer)204于支撑基板202的上，其中阻挡层204的材料为导电材料，例如为金，而形成这些阻挡层204的目的将于下文说明。
如图2C所示，形成一多层内连线结构206于支撑基板202之上，并覆盖这些阻挡层204。其中，多层内连线结构206包括图案化的多个导线层208、至少一介电层210及多个导电通孔212，其中这些导线层208依序重迭于支撑基板202之上，而每一介电层210则配置于两相邻的导线层208之间，且这些导电通孔212分别贯穿这些介电层210之一，而电连接至少两导线层208，且这些导线层208及这些导电通孔212共同构成一内部线路，其形成多个焊接垫208a于多层内连线结构206的顶面206a，且在多层内连线结构206的底面206b也形成多个焊接垫208b，其中这些焊接垫208a可由导线层208所形成，或是由导电通孔212所形成，图2C的焊接垫208a以后者作为代表，即以导电通孔212来作为焊接垫208a。此外，导线层208的材料例如为铜、铝及该等合金，而介电层210的材料例如为氮化硅(silicon nitride)、氧化硅(silicon oxide)或环氧树脂(epoxy resin)等。
同样如图2C所示，如果用电镀工艺来形成多层内连线结构206的内部线路时，可直接藉由支撑基板202来提供现有的电镀线的功能，意即连接电源以提供电镀所需的电流。
同样如图2C所示，由于本实用新型可以利用液晶显示面板或集成电路等相关工艺技术，来形成此一多层内连线结构206于支撑基板202之上，使得多层内连线结构206的内部线路的线宽及线距的范围均可在1～50微米的范围之间，且特别是在1～数微米的范围之间。因此，相较于现有的图1所示的以有机材料为介电层材料的基板110，此处所制作出的多层内连线结构206将可提供更高密度的焊接垫及更微细的线路。此外，在形成多层内连线结构206于支撑基板202之上的同时，还可配设无源元件(passive component)(未显示)于多层内连线结构206的内部或其顶面206a，并电连接于多层内连线结构206的内部线路，或者是在多层内连线结构206的内部线路形成特殊绕线来形成电容器(capacitor)及电感器(inductor)等无源元件。
如图2D所示，例如以蚀刻的方式，移除局部的支撑基板202，即构图支撑基板202，用来形成多个开口203，而这些开口203分别经由暴露出这些阻挡层204而间接地暴露出这些焊接垫208b。值得注意的是，设置这些阻挡层204的目的即是在移除局部的支撑基板202时，即构图支撑基板202时，预防蚀刻液不适当地移除这些阻挡层204的上方的内部线路。此外，在图2F的电子元件218(例如芯片)以倒装芯片焊接的方式配置于多层内连线结构206的顶面206a以前，尚可预先在这些焊接垫208a上分别形成一预焊块214(或一凸点)，以利于电子元件218的倒装芯片焊接工艺。
如图2E所示，分别形成一绝缘层216于这些开口203a的内壁上，但不形成绝缘层216于开口203b的内壁，且在形成绝缘层216的过程中，绝缘层216可位于支撑基板202的较远离多层内连线结构206的一面，其中绝缘层216的材料可相同于常见的焊罩层(solder mask)的材料。
如图2F所示，配置至少一电子元件218于多层内连线结构206的顶面206a，并且电子元件218可电连接于多层内连线结构206的内部线路，其中电子元件218例如为芯片、无源元件或另一电气封装体，并且电子元件218的电连接至多层内连线结构206的方式例如为倒装芯片焊接(flip-chipbonding)、引线键合(wire bonding)或热压焊接(thermal compression bonding)等。值得注意的是，第一实施例仅以倒装芯片焊接的方式，将一芯片电连接至多层内连线结构206来作为代表。
如图2G所示，分别形成一接点220于这些焊接垫208b上，其中这些接点220例如是焊球(solder ball)、针脚(pin)或电极凸点(electrode block)，而完成电气封装体200。值得注意的是，由于具有导电性的支撑基板202可提供作为较大的参考平面(reference plane)，例如电源平面(power plane)或接地平面(ground plane)，故可经由最底层的导线层208来直接电连接支撑基板202以外，还可经由这些位于开口203b之内的接点220b(仅显示其一)来直接电连接支撑基板202，而其余不需电连接至支撑基板202的接点220a，则分别经由一绝缘层216来电绝缘于支撑基板202，使得电气封装体200具有较大的参考平面，因而相对提高电气封装体200的电性能。
同样如图2G所示，当这些接点220为焊球时，可将用来形成这些接点220的材料分别填入这些开口203之内，使得这些接点220将分别填满其所对应的开口203，并电连接至其所对应的焊接垫208b。此外，尚在分别配置这些接点220于这些焊接垫208b之前或之后来进行切单作业，用来分割出许多单颗电气封装体200。
请参考图3，其显示本实用新型的第一实施例的电气封装体，其采用体积较小的接点的剖面示意图。当电气封装体201采用体积较小或针脚型态的接点220时，为了使这些接点220能够与此一具有导电性的支撑基板202互相电绝缘，可在分别制作这些接点220于这些焊接垫208b上的同时，设计让这些接点220的侧缘均分别远离这些开口203的内壁，或是设计增加这些开口203的外径，使得每一接点220的侧缘均分别远离对应的开口203的内壁。当然，此处也可增加某些接点220的体积，使得某些接点220能够直接连接至支撑基板202，即类似图2G的接点220b的情况，但这样的情况并未显示于图3。
第二实施例
第一实施例先形成一导线层于支撑基板之后，再形成其余的多层内连线结构，然而，第二实施例则是在形成一具介电性的隔绝层以后，开始形成其余的多层内连线结构。
请依序参考图4A～4H，其显示本实用新型的第二实施例的电气封装工艺的流程示意图。
如图4A所示，提供一支撑基板302，其本身具有硬质性、可导电性、低热膨胀系数及高导热性等特性，支撑基板302的材料例如铁、钴、镍、铜、铝、钛、钨、锆、铬及该等合金，并且支撑基板302的表面必须具有较高等级的平坦度，以利于后续工艺在支撑基板302的表面制作微细线路。
如图4B所示，接着形成一隔绝层322于支撑基板302上，并在隔绝层322上形成多个开口322a。其中，隔绝层322的材料为介电材料。
如图4C所示，同时形成多个阻挡层304a及多个导电通孔304b于支撑基板302之上，其中这些阻挡层304a配置于隔绝层322上，而这些导电通孔304b则分别位于这些开口322a之内。此外，阻挡层304a及导电通孔304b的材料为导电材料，例如金。
如图4D所示，形成一多层内连线结构306于支撑基板302之上。由于多层内连线结构306的组成结构已说明于第一实施例，于此不再重复赘述。同样地，多层内连线结构306的顶面306a形成多个焊接垫308a，且在多层内连线结构306的底面306b也形成多个焊接垫308b。值得注意的是，如果用电镀工艺来形成多层内连线结构306的内部导电线路时，可直接藉由支撑基板302及这些导电通孔304b来提供现有的电镀线的功能，意即连接电源以提供电镀所需的电流。
如图4E所示，移除局部的支撑基板302，即构图支撑基板302，用来形成多个开口303，其中例如以超声波穿孔、激光烧孔或蚀刻等方式来形成多个开口323于隔绝层322上，而这些开口323分别连通于这些开口303，并分别经由暴露出这些阻挡层304a及这些导电通孔304b而间接地暴露出这些焊接垫308b。同样地，在图4G的电子元件318(例如芯片)以倒装芯片焊接的方式，配置于多层内连线结构306的顶面306a以前，尚可预先在这些焊接垫308a上分别形成一预焊块314(或一凸点)，以利于电子元件318的倒装芯片焊接工艺。值得注意的是，可利用具有导电性的支撑基板302来取代现有的电镀线(plated line)，而在多层内连线结构306的顶面306a的这些焊接垫308a上形成预焊块314等。
如图4F所示，分别形成一绝缘层316于这些开口303a及开口323a的内壁上，但不形成绝缘层316于开口303b及开口323b的内壁，且在形成绝缘层316的过程中，绝缘层316可位于支撑基板302的较远离多层内连线结构306的一面，其中绝缘层316的材料可相同于常见的焊罩层(solder mask)的材料。
如图4G所示，配置至少一电子元件318于多层内连线结构306的顶面306a，并且电子元件318可电连接于多层内连线结构306的内部线路，其中电子元件318例如为芯片、无源元件或另一电气封装体，并且电子元件318电连接至多层内连线结构306的方式例如为倒装芯片焊接、引线键合或热压焊接等。同样地，第二实施例仍仅以倒装芯片焊接的方式，将一芯片电连接至多层内连线结构306来作为代表。
如图4H所示，分别形成一接点320于这些焊接垫308b上，其中这些接点320例如是焊球、针脚或电极凸点，而完成电气封装体300。同样地，由于具有导电性的支撑基板302可提供作为较大的参考平面，例如电源平面或接地平面，故可经由这些位于开口303b之内的接点320b(仅显示其一)来直接电连接支撑基板302，而其余不需电连接至支撑基板302的接点320a，则分别经由一绝缘层316来电绝缘于支撑基板302，使得电气封装体300具有较大的参考平面，因而相对提高电气封装体300的电性能。
同样如图4H所示，当这些接点320为焊球时，可将用来形成这些接点320的材料分别填入这些开口303之内，使得这些接点320将分别填满其所对应的开口303，并电连接至其所对应的焊接垫308b。此外，尚可在分别配置这些接点320于这些焊接垫308b之前或之后，来进行切单作业，用来分割出许多单颗电气封装体300。
在本实用新型的第一实施例及第二实施例中，本实用新型的电气封装体除可封装单个电子元件以外，也可封装多个电子元件，并可经由上述的多层内连线结构的内部线路而相互电连接，所以电气封装体也可应用于多芯片模块(Multiple Chip Module，MCM)及系统于单一封装(System In Package，SIP)。
基于上述，本实用新型提供一种电气封装工艺。首先，提供一支撑基板，其材料为导电材料。接着，形成一多层内连线结构于此支撑基板之上，且此多层内连线结构具有一内部线路，而此内部线路还具有多个焊接垫，其位于此多层内连线结构的接近此支撑基板的一面。形成多个开口于支撑基板上，而这些开口分别暴露出其所对应的这些焊接垫之一。配置至少一电子元件于此多层内连线结构的远离此支撑基板的一面，且此电子元件电连接于此多层内连线结构的内部线路。
本实用新型采用一具有硬质性、可导电性、低热膨胀系数(CTE)及高导热性的支撑基板作为工艺的初始层，接着形成一多层内连线结构于支撑基板之上，之后在支撑基板上形成多个开口，用来分别暴露出多层内连线结构的底面的多个焊接垫，然后配置一电子元件至多层内连线结构之上，并且分别形成一接点于这些位于开口之内的焊接垫上。因此，本实用新型将可有效地提高电气封装体的电性能及散热效能，并可降低电气封装体的厚度，以符合电气封装体的小型化的需求。
综上所述，本实用新型的电气封装体及其工艺至少具有下列优点：
(1)本实用新型乃是利用一具有硬质性、低热膨胀系数及具有导热性的支撑基板来作为工艺的初始层，故可减少电气封装体的翘曲现象。
(2)本实用新型乃是利用一具有导电性的支撑基板来作为电气封装体的电源平面或接地平面，并可直接利用接点来连接支撑基板，故可提高电气封装体的电性能。
(3)相较于现有的介电芯层，本实用新型乃是利用一具有相对高导热性(thermal conductive)的支撑基板来作为电气封装体的主要结构，故可提高电气封装体的散热性能。
(4)相较于现有的基板的介电芯层，本实用新型不需要在介电芯层上形成细微的贯孔来制作镀通孔(PTH)，故可相对提高支撑基板上的多层内连线结构的布线密度，因而相对提高电气封装体的电性能。
(5)在本实用新型的第二实施例中，本实用新型可利用具有导电性的支撑基板来取代现有的电镀线(plated line)，并经由支撑基板，而在多层内连线结构的顶面的这些焊接垫上形成电镀层、预焊块(pre-solder)或凸点(bump)等。
虽然本实用新型已结合两优选实施例披露如上，然其并非用来限定本实用新型，本领域内的技术人员，在不脱离本实用新型的精神和范围内，可作少许的更动与润饰，因此本实用新型的保护范围以权利要求所界定的为准。

Claims (10)

1.一种电气封装体，至少包括：
一多层内连线结构，具有一顶面及对应的一底面，且该多层内连线结构还具有一内部线路，而该内部线路还具有多个焊接垫，其位于该多层内连线结构的该底面；
至少一电子元件，配置于该多层内连线结构的该顶面，并电连接于该多层内连线结构的该内部线路；以及
一支撑基板，其材料为导电材料，且该支撑基板配置于该多层内连线结构的该底面，而该支撑基板还具有多个第一开口，其分别暴露出其所对应的该些焊接垫之一。
2.如权利要求1所述的电气封装体，还包括一隔绝层，其材料为绝缘材料，其特征在于该隔绝层配置介于该多层内连线结构及该支撑底板之间，且该隔绝层还具有多个第二开口，其分别暴露出其所对应的该些焊接垫之一。
3.如权利要求1所述的电气封装体，其特征在于该些焊接垫分别具有一阻挡层，其分别配置介于该些焊接垫的表面，且该些第一开口还分别暴露出该些阻挡层。
4.如权利要求1所述的电气封装体，其特征在于该电子元件为一芯片、一无源元件及另一电气封装体其中之一。
5.如权利要求1所述的电气封装体，其特征在于该支撑基板的材料为金属及合金其中之一。
6.如权利要求1所述的电气封装体，还包括多个接点，其分别经由其所对应的该些第一开口，而连接至其所对应的该些焊接垫之一。
7.如权利要求6所述的电气封装体，其特征在于该些接点的型态为焊球、针脚及电极凸点其中之一。
8.如权利要求6所述的电气封装体，其特征在于该些接点的至少一填满其所对应的该些第一开口之一，而电连接至该支撑基板。
9.如权利要求6所述的电气封装体，其特征在于该些接点分别填满其所对应的该些第一开口，而该支撑基板还具有至少一绝缘层，其配置于该接点之一及其所对应该开口之间。
10.如权利要求1所述的电气封装体，其特征在于该电子元件以倒装芯片焊接、引线键合及热压焊接其中之一的方式，电连接于该多层内连线结构的该内部线路。
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