CN110277366A - 衬底结构、半导体封装结构和半导体工艺 - Google Patents

衬底结构、半导体封装结构和半导体工艺 Download PDF

Info

Publication number
CN110277366A
CN110277366A CN201910197196.0A CN201910197196A CN110277366A CN 110277366 A CN110277366 A CN 110277366A CN 201910197196 A CN201910197196 A CN 201910197196A CN 110277366 A CN110277366 A CN 110277366A
Authority
CN
China
Prior art keywords
circuit layer
hole
supporting element
pad part
dielectric structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910197196.0A
Other languages
English (en)
Inventor
何政霖
李志成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Publication of CN110277366A publication Critical patent/CN110277366A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一种衬底结构包含布线结构和支撑件。所述布线结构包含第一介电结构、第一电路层、第二介电结构和第二电路层。所述第一电路层安置于所述第一介电结构上。所述第二介电结构覆盖所述第一介电结构和所述第一电路层。所述第一电路层的垫部分从所述第一介电结构暴露，且所述第二电路层从所述第二介电结构突出。所述支撑件安置于邻近所述布线结构的所述第一介电结构，并界定至少一个通孔对应于所述第一电路层的所述暴露的垫部分。

Description

衬底结构、半导体封装结构和半导体工艺
相关申请的交叉引用
本申请要求2018年3月16日提交的美国临时专利申请62/644,200的权益和优先权，所述美国临时专利申请以全文引用的方式并入本文中。
技术领域
本公开涉及一种衬底结构(substrate structure)、一种半导体封装结构(semiconductor package structure)和一种半导体工艺(semiconductor process)，并涉及一种无核心(coreless)衬底结构、半导体封装结构和用于形成或测试所述衬底结构的半导体工艺。
背景技术
在用于形成封装结构的制造工艺中，首先在载体(carrier)上形成包含多个电路层(circuit layer)和介电层(dielectric layer)的布线结构(wiring structure)。接着，使半导体晶粒(semiconductor die)附接且电连接到布线结构。但是，因为布线结构的下表面被载体覆盖，所以探针(probe)无法到达布线结构的最底部电路层。因此，无法测试最顶部电路层与最底部电路层之间的电连接缺陷(例如，开路)。
发明内容
在一些实施例中，一种衬底结构包含布线结构和支撑件(supporter)。所述布线结构包含第一介电结构、第一电路层、第二介电结构和第二电路层。所述第一电路层安置于所述第一介电结构上。所述第二介电结构覆盖所述第一介电结构和所述第一电路层。所述第一电路层的垫部分(pad portion)从所述第一介电结构暴露，且所述第二电路层从所述第二介电结构突出。所述支撑件安置于邻近所述布线结构的所述第一介电结构，并界定至少一个通孔，其对应于所述第一电路层的所述暴露的垫部分(exposed pad portion)。
在一些实施例中，一种半导体封装结构包含布线结构、支撑件、半导体晶粒和封装体(encapsulant)。所述布线结构具有第一表面和与所述第一表面相对的第二表面，并包含至少一个介电结构和至少一个电路层。所述电路层的垫部分从所述第一表面暴露。所述支撑件安置于邻近所述布线结构的所述第一表面，并界定至少一个通孔，其对应于所述电路层的所述暴露的垫部分。所述半导体晶粒电连接到所述布线结构的所述第二表面。所述封装体覆盖所述半导体晶粒和所述布线结构的所述第二表面。
在一些实施例中，一种半导体工艺包含：(a)提供支撑件，其界定至少一个通孔；(b)形成或安置插塞材料(plugging material)在所述支撑件的所述通孔中；以及(c)形成布线结构在所述支撑件上，其中所述布线结构具有第一表面和与所述第一表面相对的第二表面，并包含至少一个介电结构和至少一个电路层，所述电路层的垫部分从所述第一表面暴露，所述第一表面面朝所述支撑件，且所述支撑件的所述通孔对应于所述电路层的所述暴露的垫部分。
附图说明
当结合附图阅读时，从以下具体实施方式易于理解本公开的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。
图1说明根据本公开的一些实施例的衬底结构的实例的截面视图。
图2说明根据本公开的一些实施例的衬底结构的实例的截面视图。
图3说明根据本公开的一些实施例的半导体封装结构的实例的截面视图。
图4说明根据本公开的一些实施例的半导体封装结构的实例的截面视图。
图5说明根据本公开的一些实施例的半导体封装结构的实例的截面视图。
图6说明根据本公开的一些实施例的半导体装置的实例的截面视图。
图7说明根据本公开的一些实施例的半导体装置的实例的截面视图。
图8说明根据本公开的一些实施例的半导体装置的实例的截面视图。
图9说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
图10说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
图11说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
图12说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
图13说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
图14说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
图15说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
图16说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
图17说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
图18说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
图19说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
图20说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
图21说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
图22说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
图23说明根据本公开的一些实施例的半导体工艺的实例的一或多个阶段。
具体实施方式
贯穿图式和详细描述使用共同附图标记来指示相同或类似组件。根据结合附图作出的详细描述将容易地理解本公开的实施例。
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不意图是限制性的。举例来说，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征和第二特征直接接触地形成或安置的实施例，且还可包含额外特征可在第一特征与第二特征之间形成或安置使得第一特征与第二特征可不直接接触的实施例。另外，本公开可以在各种实例中重复附图标记和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施方案和/或配置之间的关系。
在半导体封装结构的制造工艺中，首先通过堆叠多个电路层和介电层在载体上，以形成布线结构。接着，使半导体晶粒附接并电连接到布线结构的最顶部电路层的一部分。接着形成封装体在布线结构上，以覆盖半导体晶粒。接着，移除支撑件以暴露布线结构的最底部电路层的一部分，且对封装体和布线结构进行单切工艺(singulation process)以形成半导体封装结构。
在将半导体晶粒附接到布线结构之前，可对布线结构的上表面进行自动光学检测(auto optical inspection)。自动光学检测用于测试布线结构的最顶部电路层的完整性。但是，因为布线结构的下表面被载体覆盖，所以探针无法到达布线结构的最底部电路层。因此，无法在附接半导体晶粒并移除支撑件之前，测试最顶部电路层与最底部电路层之间的电连接缺陷(例如，开路)。因此，如果布线结构具有此电连接缺陷，那么会浪费附接于其上的半导体晶粒。
在比较性工艺中，形成通孔于支撑件上并贯穿支撑件，以暴露布线结构的最底部电路层，使得在移除支撑件之前，探针能够到达布线结构的最底部电路层。可通过激光(laser)或机械钻探(mechanical drilling)形成通孔。但是，因为支撑件通常由例如玻璃等刚性材料制成，所以激光或机械钻探工艺的功率必须相对高，因此易损坏布线结构。
因此，本公开的至少一些实施例提供一种衬底结构，其包含安置于支撑件上的界定通孔的布线结构。可在移除支撑件之前测试布线结构。本公开的至少一些实施例进一步提供一种所述衬底结构的半导体封装结构、和一种用于形成和/或测试衬底结构的半导体工艺。
图1说明根据本公开的一些实施例的衬底结构1的截面视图。衬底结构1可包含布线结构2、绝缘层(insulation layer)14、支撑件16和插塞材料3。
布线结构2具有第一表面201、与第一表面201相对的第二表面202、和在第一表面201与第二表面202之间延伸的侧表面203。布线结构2包含至少一个介电结构(例如，第一介电结构21、第二介电结构23和第三介电结构25)和至少一个电路层(例如，第一电路层22和第二电路层24)。举例来说，如图1中所展示，布线结构2包含第一介电结构21、第一电路层22、第二介电结构23、第二电路层24和第三介电结构25。
第一介电结构21具有第一表面211和与第一表面211相对的第二表面212。第一介电结构21的第一表面211可以是布线结构2的第一表面201的部分。第一介电结构21界定至少一个通孔210。如图1中所展示，第一介电结构21界定两个通孔210。第一介电结构21可包含或由例如环氧树脂或聚酰亚胺(PI)等包含光引发剂的固化光可成像介电(photoimageable dielectric,PID)材料形成。
第一电路层22安置于第一介电结构21的第二表面212上。第一电路层22包含多个第一导电迹线(conductive trace)223和至少一个第一垫部分224。第一垫部分224可包含下部225和上部226。迹线223、第一垫部分224的下部225与上部226可同时且一体地成型(formed integrally and concurrently)。但是，在其它实施例中，迹线223与第一垫部分224的上部226可同时且一体地成型，而第一垫部分224的下部225单独地成型，且在第一垫部分224的下部225与上部226之间可存在边界。第一垫部分224的下部225安置于第一介电结构21的通孔210中，并从第一介电结构21的第一表面211暴露。也就是说，电路层(例如，第一电路层22)的垫部分(例如，第一垫部分224)从布线结构21的第一表面201暴露。第一电路层22可以是重布层。第一电路层22的线宽/线距(line width/line space，L/S)可小于约7μm/约7μm(例如，介于约2μm/约2μm到约5μm/约5μm的范围内)。在一些实施例中，第一电路层22可以是布线结构2的最底部电路层。
第二介电结构23安置于第一介电结构21和第一电路层22上并覆盖所述第一介电结构21和所述第一电路层22。第二介电结构23具有第一表面231和与第一表面231相对的第二表面232。举例来说，第二介电结构23的第一表面231与第一介电结构21的第二表面212接触。第二介电结构23界定至少一个通孔230以暴露第一电路层22的第一垫部分224的上部226。第二介电结构23可包含或由例如环氧树脂或聚酰亚胺(PI)等包含光引发剂的固化PID材料形成。
第二电路层24从第二介电结构23突出。第二电路层24安置于第二介电结构23的第二表面232上。第二电路层24包含多个第二导电迹线243和至少一个第二垫部分244。第二电路层24的第二导电迹线243的底表面可安置于或站立于第二介电结构23的第二表面232上。也就是说，第二电路层24的第二导电迹线243可不嵌入于第二介电结构23中。第二垫部分244可包含下部245和上部246。迹线243、第二垫部分244的下部245与上部246可同时且一体地成型。但是，在其它实施例中，迹线223与第二垫部分244的上部246可同时且一体地成型，而第二垫部分244的下部245单独地成型，且在第二垫部分244的下部245与上部246之间可存在边界。第二垫部分244的下部245安置于第二介电结构23的通孔230中，以与第一电路层22的第一垫部分224接触，例如第一电路层22的第一垫部分224的上部226。第二电路层24可以是重布层。第二电路层24的线宽/线距(L/S)可小于约7μm/约7μm(例如，介于约2μm/约2μm到约5μm/约5μm的范围内)。在一个实施例中，第二电路层24的线宽/线距(L/S)可小于第一电路层22的线宽/线距(L/S)。在一些实施例中，第二电路层24可以是布线结构2的最顶部电路层。可存在多于一个电路层和介电结构，其安置于第二电路层24与第一电路层22之间。
第三介电结构25安置于第二介电结构23和第二电路层24上并覆盖所述第二介电结构23和所述第二电路层24。第三介电结构25具有第一表面251和与第一表面251相对的第二表面252。举例来说，第三介电结构25的第一表面251与第二介电结构23的第二表面232接触。第三介电结构25的第二表面252可以是布线结构2的第二表面202的部分。第三介电结构25界定至少一个通孔250以暴露第二电路层24的第二垫部分244的上部246。第三介电结构25可包含或由例如环氧树脂或聚酰亚胺(PI)等包含光引发剂的固化PID材料形成。
绝缘层14安置于布线结构2的第一表面201上。如图1中所展示，绝缘层14覆盖布线结构2的整个第一表面201。举例来说，绝缘层14覆盖第一介电结构21的第一表面211和第一电路层22的暴露的垫部分224。绝缘层14可由介电材料制成或可以是离型膜。
支撑件16安置于邻近布线结构2的第一表面201。举例来说，支撑件16可安置于布线结构2的第一表面201上的绝缘层14上。也就是说，绝缘层14安置于布线结构2与支撑件16之间。但是，在其它实施例中，可省略绝缘层14，且支撑件16可直接安置于布线结构2上并与其接触(如图5中所展示)。支撑件16具有第一表面161和与第一表面161相对的第二表面162。第二表面162面朝布线结构2。支撑件16界定至少一个通孔160，其对应于电路层(例如，第一电路层22)的暴露的垫部分(例如，第一垫部分224)。通孔160贯穿支撑件16并在第一表面161与第二表面162之间延伸。通孔160可从第一表面161到第二表面162具有一致宽度。支撑件16的材料可以是有机的(例如，核心、环氧树脂、化合物)或无机的(例如，Si、玻璃、金属)。在一些实施例中，支撑件16的杨氏模量可以是约70Gpa(例如玻璃)到约200Gpa(例如不锈钢)，其大于布线结构2的杨氏模量。因此，支撑件16是坚固的并可用以在其制造工艺期间支撑布线结构2。举例来说，支撑件16可以是通常用于在其上形成布线结构2的载体的部分。
插塞材料3安置于支撑件16的通孔160中。插塞材料3阻挡支撑件16的通孔160，使得支撑件16的第一表面161不通过通孔160与第二表面162连通。举例来说，如图1中所展示，插塞材料3填充支撑件16的通孔160。插塞材料3可具有第一表面31和与第一表面31相对的第二表面32。插塞材料3的第一表面31与支撑件16的第一表面161大体上共面，且插塞材料3的第二表面32与支撑件16的第二表面162大体上共面。也就是说，插塞材料3的两个相对表面(例如，第一表面31和第二表面32)分别与支撑件16的两个相对表面(例如，第一表面161和第二表面162)共面(coplanar)。插塞材料3的材料可以是树脂，例如环氧树脂(例如，SAN-EI KAGAKU有限公司生产的PHP-900 IR6)或其它合适材料。因此，可通过以溶剂(例如，高锰酸钾(potassium manganate(VII))或高锰酸钠(sodium manganate(VII))溶液)进行溶解或通过以较低功率进行激光钻探来移除插塞材料3。
因为支撑件16界定通孔160，所以可进行测试步骤(例如，开路/短路(open/short，O/S)测试)以在将半导体晶粒附接到布线结构2和/或移除支撑件16之前测试布线结构2。也就是说，可易于通过以溶剂进行溶解或通过以较低功率进行激光钻探来移除插塞材料3，这可以不损坏布线结构2。接着，探针可贯穿支撑件16以与电路层(例如，第一电路层22)的暴露的垫部分(例如，第一垫部分224)接触，如图16中所展示。
在形成布线结构2期间，插塞材料3阻挡支撑件16的通孔160，因此保护布线结构2免于与流入支撑件16的通孔160中的试剂(例如，显影剂或蚀刻试剂)接触。此外，插塞材料3可充当用于精确地定位布线结构2的电路层(例如，第一电路层22)的目标(target)。
图2说明根据本公开的一些实施例的衬底结构1a的实例的截面视图。衬底结构1a类似于图1中展示的衬底结构1，除了支撑件16a的通孔160a的形状和插塞材料3a的形状以外。
如在图2中可见，支撑件16a的通孔160a朝向布线结构2逐渐变窄。举例来说，支撑件16a的通孔160a从支撑件16a的第一表面161朝向支撑件16a的第二表面162逐渐变窄。支撑件16a的通孔160a大体上呈梯形形状。因此，插塞材料3a大体上呈梯形形状。在其它实施例中，支撑件16a的通孔160a可从支撑件16a的第二表面162朝向支撑件16a的第一表面161逐渐变窄。在其它实施例中，支撑件16a的通孔160a可呈其它形状，例如蝴蝶结(bow tie)形状。
图3说明根据本公开的一些实施例的半导体封装结构4的实例的截面视图。半导体封装结构4包含衬底结构1b(包含布线结构2、支撑件16b和连接元件(connecting element)18)、半导体晶粒43、第一焊球(solder ball)45、第一底填充料(underfill)46和封装体44。
衬底结构1b类似于图1中展示的衬底结构1，除了以下区别以外。举例来说，如图3中所展示，可省略图1中的插塞材料3，且绝缘层14界定通孔140。绝缘层14的通孔140对应于支撑件16b的通孔160以暴露电路层(例如，第一电路层22)的垫部分(例如，第一垫部分224)。举例来说，如图3中所展示，绝缘层14的通孔140的宽度与支撑件16b的通孔160的宽度相同。绝缘层14的通孔140的侧壁与支撑件16b的通孔160的侧壁相连。另外，图3中展示的支撑件16b的厚度小于图1中展示的支撑件16的厚度。但是，在其它实施例中，图3中展示的支撑件16b的厚度可大体上等于图1中展示的支撑件16的厚度。
连接元件18出于外部连接目的安置于绝缘层14的通孔140中和支撑件16b的通孔160中。连接元件18与电路层(例如，第一电路层22)的暴露的垫部分(例如，第一垫部分224)接触。连接元件18可以是焊球、铜柱(copper pillar)、或具有焊料盖(solder cap)的铜柱。
半导体晶粒43电连接到布线结构2的第二表面202。举例来说，半导体晶粒43经由安置于其与第二电路层24的第二垫部分244的上部246之间的第一焊球45电连接到第二电路层24的第二垫部分244的上部246。如图3中所展示，半导体晶粒43通过倒装芯片接合而附接到布线结构2的第二表面202。
底填充料46安置于半导体晶粒43与布线结构2的第二表面202之间，并包围第一焊球45。封装体44覆盖半导体晶粒43和布线结构2的第二表面202。举例来说，封装体44安置于布线结构2的第二表面202上并囊封半导体晶粒43。封装体44的侧表面443可与布线结构2的侧表面203大体上共面。封装体44可由具有或不具有填充剂(fillers)的封装材料(moldingcompound)制成。在一些实施例中，可省略第一底填充料46，且封装体44进一步安置于半导体晶粒43与布线结构2的第二表面202之间。
在半导体封装结构4中，可在附接半导体晶粒43之前测试布线结构2。也就是说，布线结构2是已知良好的(known-good)。因此，可以提高半导体封装结构4的良品率(yieldrate)。此外，支撑件16b可支撑安置于其上的布线结构2，因此减少半导体封装结构4的制造工艺(例如，用于附接半导体晶粒43或在布线结构2上形成封装体44的步骤)期间的布线结构2的翘曲(warpage)。
图4说明根据本公开的一些实施例的半导体封装结构4a的实例的截面图。半导体封装结构4a类似于图3中展示半导体封装结构4，除了衬底结构1c以外。
图4中展示的支撑件16a类似于图2中展示的支撑件16a。也就是说，支撑件16a的通孔160a大体上呈梯形形状。此外，衬底结构1c进一步包含安置于支撑件16a的通孔160a中的插塞材料3c。插塞材料3c界定通孔30以暴露电路层(例如，第一电路层22)的垫部分(例如，第一垫部分224)。插塞材料3c的通孔30的侧壁与绝缘层14的通孔140的侧壁相连(continuous)。连接元件18安置于插塞材料3c的通孔30中，并与电路层(例如，第一电路层22)的垫部分(例如，第一垫部分224)接触。图4中展示的支撑件16a的厚度与图2中展示的支撑件16a大体上相同。但是，在其它实施例中，图4中展示的支撑件16a可具有比图2中展示的支撑件16a更小的厚度。
图5说明根据本公开的一些实施例的半导体封装结构4b的实例的截面视图。半导体封装结构4b类似于图3中展示半导体封装结构4，除了省略了绝缘层14外。因此，支撑件16直接安置于布线结构2上并与其接触。
图6说明根据本公开的一些实施例的半导体装置5的实例的截面视图。半导体装置5包含半导体封装结构4c、封装衬底6和第二底填充料54。
封装衬底6包含核心(core)61、导孔(conductive via)62、顶部重布层(redistribution layer，RDL)63、底部RDL 64和第二焊球65。导孔62贯穿核心61。导孔62可包含由绝缘材料包围的导电材料。顶部RDL 63和底部RDL 64分别安置于核心61的两个相对表面上，且通过导孔62彼此电连接。顶部RDL 63和底部RDL 64可分别包含一或多个重布层。举例来说，顶部RDL 63包含依序安置于核心61的顶表面上的第一介电层、第一电路层、第二介电层、第二电路层、第三介电层、第三电路层和第四介电层。第一电路层、第二电路层和第三电路层中的每一个可包含至少一个迹线和至少一个导通孔(via)，且第一电路层、第二电路层和第三电路层可彼此电连接。类似地，底部RDL 64也可包含依序安置于核心61的底表面上的第一介电层、第一电路层、第二介电层、第二电路层、第三介电层、第三电路层和第四介电层。第二焊球65出于外部连接目的而安置于底部RDL 64上。
半导体封装结构4c类似于图3中展示半导体封装结构4，除了省略了绝缘层14和支撑件16以外。半导体封装结构4c安置于封装衬底6的顶部RDL 63上且电连接到所述顶部RDL。举例来说，布线结构2经由连接元件18电连接到顶部RDL 63。第二底填充料54安置于半导体封装结构4c与封装衬底6之间，并包围连接元件18。
可从图1中展示的衬底结构1提供衬底结构4c中的布线结构2。也就是说，可在将半导体晶粒43附接到布线结构2并移除支撑件16之前测试所述布线结构2。因此，布线结构2是已知良好的，因此为半导体装置5提供提高的良品率。
图7说明根据本公开的一些实施例的半导体装置5a的实例的截面视图。半导体装置5a类似于图6中展示的半导体装置5，除了半导体封装结构4c被图3中展示的半导体封装结构4替换以外。也就是说，半导体封装结构4包含支撑件16b和绝缘层14。
图8说明根据本公开的一些实施例的半导体装置5b的实例的截面视图。半导体装置5b类似于图7中展示半导体装置5a，除了封装体44b进一步覆盖布线结构2、支撑件16和封装衬底6的顶部RDL 63以外。封装体44b的侧表面443b与封装衬底6的侧表面603大体上共面。
图9到图19说明根据本公开的一些实施例的半导体工艺。在一些实施例中，半导体工艺用于测试布线结构2，制造半导体封装结构4c和/或制造图6中展示的半导体装置5。
参考图9，提供支撑件16。支撑件16具有第一表面161和与第一表面161相对的第二表面162。支撑件16的材料可以是有机的(例如，核心、环氧树脂、化合物)或无机的(例如，Si、玻璃、金属)。
参考图10，形成至少一个通孔160于支撑件16上并贯穿所述支撑件16。也就是说，支撑件16界定至少一个通孔160。
参考图11，安置插塞材料3于支撑件16的通孔160中。插塞材料3阻挡支撑件16的通孔160。举例来说，如图11中所展示，插塞材料3填充支撑件16的通孔160。插塞材料3可具有第一表面31和与第一表面31相对的第二表面32。插塞材料3的第一表面31与支撑件16的第一表面161大体上共面，且插塞材料3的第二表面32与支撑件16的第二表面162大体上共面。也就是说，插塞材料3的两个相对表面(例如，第一表面31和第二表面32)分别与支撑件16的两个相对表面(例如，第一表面161和第二表面162)共面。插塞材料3的材料可以是树脂，例如环氧树脂(例如，SAN-EI KAGAKU有限公司生产的PHP-900IR6)或其它合适材料。因此，可易于通过以溶剂(例如，高锰酸钾或高锰酸钠溶液)进行溶解或通过以较低功率进行激光钻探来移除插塞材料3。
参考图12，形成或安置绝缘层14于支撑件16和插塞材料3上。举例来说，绝缘层14形成或安置于支撑件16的第二表面162和插塞材料3的第二表面32上。绝缘层14可由介电材料制成或可以是离型膜。
参考图13，形成布线结构2于支撑件16上，例如形成于支撑件16上的绝缘层14上。布线结构2具有第一表面201、与第一表面201相对的第二表面202、和在第一表面201与第二表面202之间延伸的侧表面203。布线结构2包含至少一个介电结构(例如，第一介电结构21、第二介电结构23和第三介电结构25)和至少一个电路层(例如，第一电路层22和第二电路层24)。举例来说，如图13中所展示，布线结构2包含第一介电结构21、第一电路层22、第二介电结构23、第二电路层24和第三介电结构25。
第一介电结构21具有第一表面211和与第一表面211相对的第二表面212。第一介电结构21的第一表面211可以是布线结构2的第一表面201的部分。第一介电结构21界定至少一个通孔210。第一介电结构21可包含或由例如环氧树脂或聚酰亚胺(PI)等包含光引发剂的固化PID材料形成。
第一电路层22安置于第一介电结构21的第二表面212上。第一电路层22包含多个第一导电迹线223和至少一个第一垫部分224。第一垫部分224可包含下部225和上部226。迹线223、第一垫部分224的下部225与上部226可例如通过镀敷同时且一体地成型。但是，在其它实施例中，迹线223与第一垫部分224的上部226可同时且一体地成型，而第一垫部分224的下部225单独地成型，且在第一垫部分224的下部225与上部226之间可存在边界。第一垫部分224的下部225安置于第一介电结构21的通孔210中，并从第一介电结构21的第一表面211暴露。也就是说，电路层(例如，第一电路层22)的垫部分(例如，第一垫部分224)从布线结构21的第一表面201暴露。支撑件16的通孔160对应于电路层(例如，第一电路层22)的暴露的垫部分(例如，第一垫部分224)。第一电路层22可以是重布层。第一电路层22的线宽/线距(line width/line space，L/S)可小于约7μm/约7μm(例如，介于约2μm/约2μm到约5μm/约5μm的范围内)。
第二介电结构23安置于第一介电结构21和第一电路层22上并覆盖所述第一介电结构21和所述第一电路层22。第二介电结构23具有第一表面231和与第一表面231相对的第二表面232。举例来说，第二介电结构23的第一表面231与第一介电结构21的第二表面212接触。第二介电结构23界定至少一个通孔230以暴露第一电路层22的第一垫部分224的上部226。第二介电结构23可包含或由例如环氧树脂或聚酰亚胺(PI)等包含光引发剂的固化PID材料形成。
第二电路层24安置于第二介电结构23的第二表面232上。第二电路层24包含多个第二导电迹线243和至少一个第二垫部分244。第二垫部分244可包含下部245和上部246。迹线243、第二垫部分244的下部245与上部246可通过例如镀敷同时且一体地成型。但是，在其它实施例中，迹线223与第二垫部分244的上部246可同时且一体地成型，而第二垫部分244的下部245单独地成型，且在第二垫部分244的下部245与上部246之间可存在边界。第二垫部分244的下部245安置于第二介电结构23的通孔230中，以与第一电路层22的第一垫部分224接触，例如第一电路层22的第一垫部分224的上部226。第二电路层24可以是重布层。第二电路层24的线宽/线距(L/S)可小于约7μm/约7μm(例如，介于约2μm/约2μm到约5μm/约5μm的范围内)。
第三介电结构25安置于第二介电结构23和第二电路层24上并覆盖所述第二介电结构23和所述第二电路层24。第三介电结构25具有第一表面251和与第一表面251相对的第二表面252。举例来说，第三介电结构25的第一表面251与第二介电结构23的第二表面232接触。第三介电结构25的第二表面252可以是布线结构2的第二表面202的部分。第三介电结构25界定至少一个通孔250以暴露第二电路层24的第二垫部分244的上部246。第三介电结构25可包含或由例如环氧树脂或聚酰亚胺(PI)等包含光引发剂的固化PID材料形成。
参考图14，移除插塞材料3的至少一部分以暴露电路层(例如，第一电路层22)的垫部分(例如，第一垫部分224)。在一些实施例中，插塞材料3可由树脂制成，并可通过以溶剂(例如，碱溶液)溶解或激光钻探加以移除。如图14中所展示，可移除整个插塞材料3。
参考图15，接着移除绝缘层14的一部分。举例来说，可通过激光钻探移除绝缘层14的部分，因此形成通孔140以暴露电路层(例如，第一电路层22)的垫部分(例如，第一垫部分224)。因为绝缘层14由介电材料制成或是离型膜，所以激光钻探的功率可以是相对低的并可以不损坏布线结构2。
在其它实施例中，可部分地移除插塞材料3。举例来说，可移除插塞材料3的一部分，如图4中所展示，使得插塞材料3c界定通孔30以暴露电路层(例如，第一电路层22)的垫部分(例如，第一垫部分224)。此外，可在同一激光移除工艺中移除插塞材料3的部分和绝缘层14的部分。因此，如图4中所展示，插塞材料3c的通孔30的侧壁与绝缘层14的通孔140的侧壁相连。
参考图16，测试布线结构2的电学特性，例如测试布线结构2的电连接缺陷(例如，开路)。在一个实施例中，进行开路/短路(O/S)测试。举例来说，如图16中所展示，运用第一探针85和第二探针86测试布线结构2的电学特性。第一探针85与电路层(例如，第一电路层22)的暴露的垫部分(例如，第一垫部分224)的下部(例如，下部225)接触。第二探针86电连接到电路层(例如，第一电路层22)的暴露的垫部分(例如，第一垫部分224)的上部(例如，上部226)。如图16中所展示，第一探针85贯穿支撑件16的通孔160和绝缘层14的通孔140，以与第一电路层22的第一垫部分224的下部225接触。第二探针86贯穿第三介电结构25的通孔250以与第二电路层24的第二垫部分244的上部246接触，且因此经由第二电路层24的第二垫部分244的下部245和第一电路层22的第一垫部分224的上部226电连接到第一电路层22的第一垫部分224的下部225。在一个实施例中，如果从第一探针85到第二探针86的电流大于预定值，那么第一电路层22的第一垫部分224与第二电路层24的第二垫部分244之间的电连接被判定为良好或合格的。也就是说，第一电路层22的第一垫部分224与第二电路层24的第二垫部分244之间的连接不是开路。
因为可在附接半导体晶粒43(如图17中所展示)和/或移除支撑件16之前对布线结构2进行测试步骤，所以保证所述布线结构2在将半导体晶粒43附接到布线结构2之前是已知良好的。也就是说，可在工艺中测试布线结构2。
参考图17，附接且电连接半导体晶粒43到布线结构2的第二表面202。举例来说，半导体晶粒43经由安置于其与第二电路层24的第二垫部分244的上部246之间的第一焊球45电连接到第二电路层24的第二垫部分244的上部246。如图17中所展示，半导体晶粒43通过倒装芯片接合而附接到布线结构2的第二表面202。接着，安置底填充料46于半导体晶粒43与布线结构2的第二表面202之间，并包围第一焊球45。封装体44覆盖半导体晶粒43和布线结构2的第二表面202。举例来说，封装体44安置于布线结构2的第二表面202上并囊封半导体晶粒43。封装体44可由具有或不具有填充剂的封装材料制成。
参考图18，从布线结构2移除支撑件16和绝缘层14。支撑件16可重复使用(如图10中所展示)。接着，形成连接元件18于电路层(例如，第一电路层22)的暴露的垫部分(例如，第一垫部分224)上。接着，对布线结构2和封装体44进行单切工艺，因此形成如图18中所展示的半导体封装4c。封装体44的侧表面443可因此与布线结构2的侧表面203大体上共面。
参考图19，提供封装衬底6。封装衬底6包含核心61、导孔62、顶部重布层(RDL)63、底部RDL 64和第二焊球65。导孔62贯穿核心61。导孔62可包含由绝缘材料包围的导电材料。顶部RDL 63和底部RDL 64分别安置于核心61的两个相对表面上，且通过导孔62彼此电连接。顶部RDL 63和底部RDL 64可分别包含一或多个重布层。举例来说，顶部RDL 63包含依序安置于核心61的顶表面上的第一介电层、第一电路层、第二介电层、第二电路层、第三介电层、第三电路层和第四介电层。第一电路层、第二电路层和第三电路层中的每一个可包含至少一个迹线和至少一个导通孔，且第一电路层、第二电路层和第三电路层可彼此电连接。类似地，底部RDL 64也可包含依序安置于核心61的底表面上的第一介电层、第一电路层、第二介电层、第二电路层、第三介电层、第三电路层和第四介电层。第二焊球65出于外部连接目的而安置于底部RDL 64上。
接着，安置半导体封装结构4c于封装衬底6的顶部RDL 63上且电连接到所述顶部RDL。举例来说，布线结构2经由连接元件18电连接到顶部RDL 63。安置第二底填充料54于半导体封装结构4c与封装衬底6之间，并包围连接元件18。接着，可对封装衬底6进行单切工艺，因此形成如图6中所展示的半导体装置5。
图20说明根据本公开的一些实施例的半导体工艺。在一些实施例中，半导体工艺用于测试布线结构2，制造图3中展示的半导体封装结构4和/或制造图7中展示的半导体装置5a。所说明工艺的初始阶段与图9到图17中所说明的阶段相同或类似。图20描绘图17中所描绘的阶段之后的阶段。
参考图20，接着薄化支撑件16以形成支撑件16b。也就是说，可通过例如研磨(grinding)来减小支撑件16的厚度，以形成如图20中所展示的支撑件16b。接着，形成连接元件18在支撑件16b的通孔160和绝缘层14的通孔140中，以接触电路层(例如，第一电路层22)的垫部分(例如，第一垫部分224)。接着，对布线结构2和封装体44进行单切工艺，因此形成如图13中所展示的半导体封装4。
接着，类似于图19中展示的阶段，将半导体封装结构4安置于封装衬底6的顶部RDL63上并经由连接元件18将所述半导体封装结构电连接到所述顶部RDL。接着，可对封装衬底6进行单切工艺，因此形成如图7中所展示的半导体装置5a。
在其它实施例中，可省略如图12中所展示形成或安置于支撑件16上的绝缘层14。在图13中展示的阶段中形成的布线结构2可直接形成于支撑件16上。因此，运用如图14到17和20中所展示的后续阶段，可形成如图5中所展示的半导体封装结构4b。
图21说明根据本公开的一些实施例的半导体工艺。在一些实施例中，半导体工艺用于测试布线结构2和/或制造图8中展示的半导体装置5b。所说明工艺的初始阶段与图9到图16中所说明的阶段相同或类似。图21描绘图16中所描绘的阶段之后的阶段。
参考图21，接着薄化支撑件16以形成支撑件16b。也就是说，可通过例如研磨来减小支撑件16的厚度，以形成如图21中所展示的支撑件16b。接着，形成连接元件18于支撑件16b的通孔中以接触电路层(例如，第一电路层24)的垫部分(例如，第一垫部分244)。接着，对布线结构2进行单切工艺，因此形成如图3中所展示的半导体封装结构4的衬底结构1b。
参考图22，提供封装衬底6。封装衬底6类似于在图19中展示且关于其描述的封装衬底，因此在此处不加以赘述。接着，安置衬底结构1b于封装衬底6的顶部RDL 63上，且通过连接元件18电连接到所述顶部RDL。
参考图23，附接且电连接半导体晶粒43到布线结构2的第二表面202。接着，安置底填充料46于半导体晶粒43与布线结构2的第二表面202之间，并包围第一焊球45。封装体44b接着形成于封装衬底6上以覆盖衬底结构1b的半导体晶粒43。接着，可对封装衬底6和封装体44b进行单切工艺，因此形成如图8中所展示的半导体装置5b。侧表面443b可因此与封装衬底6的侧表面603大体上共面。
除非另外说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等等的空间描述是相对于图中所示的取向来指示的。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点是不因此布置而有偏差。
如本文中所使用，术语“大致”、“大体上”、“实质”和“约”用以描述和解释小的变化。当结合事件或情形使用时，所述术语可以指其中事件或情形明确发生的例子以及其中事件或情形极近似于发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％，那么可认为所述两个数值“大体上”相同或相等。
如果两个表面之间的位移不超过5μm、不超过2μm、不超过1μm或不超过0.5μm，那么可认为这两个表面是共面的或大体上共面的。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。
如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”是指转移电流的能力。导电材料通常指示对电流流动呈现极少或零对抗的那些材料。电导率的一个量度是西门子每米(S/m)。通常，导电材料是电导率大于约104S/m，例如至少105S/m或至少106S/m，的一种材料。材料的电导率有时可随温度变化。除非另外规定，否则在室温下测量材料的电导率。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。说明可能未必按比例绘制。由于制造过程和公差，本公开中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本公开的其它实施例。应将所述说明书和图式视为说明性的而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神和范围。所有此类修改既定处于所附权利要求书的范围内。虽然本文中所公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。

Claims (22)

1.一种衬底结构，其包括：
布线结构，其包含第一介电结构、第一电路层、第二介电结构和第二电路层，其中所述第一电路层安置于所述第一介电结构上，所述第二介电结构覆盖所述第一介电结构和所述第一电路层，所述第一电路层的垫部分从所述第一介电结构暴露，且所述第二电路层从所述第二介电结构突出；以及
支撑件，其安置于邻近所述布线结构的所述第一介电结构，并界定至少一个通孔，其对应于所述第一电路层的所述暴露的垫部分。
2.根据权利要求1所述的衬底结构，其中所述第一介电结构具有第一表面和第二表面，并界定至少一个通孔；所述第一电路层安置于所述第一介电结构的所述第二表面上，并包含多个第一导电迹线和至少一个第一垫部分，所述第一垫部分的下部安置于所述第一介电结构的所述通孔中，并从所述第一介电结构的所述第一表面暴露；且所述第二介电结构界定至少一个通孔以暴露所述第一电路层的所述第一垫部分的上部。
3.根据权利要求2所述的衬底结构，其中所述第二电路层安置于所述第二介电结构上，并包含多个第二导电迹线和至少一个第二垫部分，所述第二垫部分的下部安置于所述第二介电结构的所述通孔中以接触所述第一电路层的所述第一垫部分；且所述布线结构进一步包括：
第三介电结构，其覆盖所述第二介电结构和所述第二电路层，并界定至少一个通孔以暴露所述第二电路层的所述第二垫部分的上部。
4.根据权利要求1所述的衬底结构，其进一步包括绝缘层，其安置于所述布线结构与所述支撑件之间。
5.根据权利要求4所述的衬底结构，其中所述绝缘层界定通孔，其对应于所述支撑件的所述通孔，以暴露所述电路层的所述垫部分。
6.根据权利要求5所述的衬底结构，其中所述绝缘层是离型膜。
7.根据权利要求1所述的衬底结构，其进一步包括：
插塞材料，其安置于所述支撑件的所述通孔中。
8.根据权利要求6所述的衬底结构，其中所述插塞材料界定通孔以暴露所述电路层的所述垫部分。
9.根据权利要求8所述的衬底结构，其进一步包括：
连接元件，其安置于所述插塞材料的通孔中并接触所述电路层的所述垫部分。
10.根据权利要求7所述的衬底结构，其中所述插塞材料的两个相对表面分别与所述支撑件的两个相对表面大体上共面。
11.一种半导体封装结构，其包括：
布线结构，其具有第一表面和与所述第一表面相对的第二表面，并包含至少一个介电结构和至少一个电路层，其中所述电路层的垫部分从所述第一表面暴露；
支撑件，其安置于邻近所述布线结构的所述第一表面，并界定至少一个通孔，其对应于所述电路层的所述暴露的垫部分；
半导体晶粒，其电连接到所述布线结构的所述第二表面；以及
封装体，其覆盖所述半导体晶粒和所述布线结构的所述第二表面。
12.根据权利要求11所述的半导体封装结构，其进一步包括：
绝缘层，其安置于所述布线结构与所述支撑件之间，并界定通孔，其对应于所述支撑件的所述通孔，以暴露所述电路层的所述垫部分。
13.根据权利要求12所述的半导体封装结构，其进一步包括：
插塞材料，其安置于所述支撑件的所述通孔中并界定通孔以暴露所述电路层的所述垫部分，其中所述插塞材料的所述通孔的侧壁与所述绝缘层的所述通孔的侧壁相连。
14.根据权利要求11所述的半导体封装结构，其进一步包括：
插塞材料，其安置于所述支撑件的所述通孔中并界定通孔以暴露所述电路层的所述垫部分。
15.根据权利要求11所述的半导体封装结构，其进一步包括：
连接元件，其安置于所述支撑件的所述通孔中并接触所述电路层的所述暴露的垫部分。
16.一种半导体工艺，其包括：
(a)提供支撑件，其界定至少一个通孔；
(b)形成或安置插塞材料在所述支撑件的所述通孔中；以及
(c)形成布线结构在所述支撑件上，其中所述布线结构具有第一表面和与所述第一表面相对的第二表面，并包含至少一个介电结构和至少一个电路层，所述电路层的垫部分从所述第一表面暴露，所述第一表面面朝所述支撑件，且所述支撑件的所述通孔对应于所述电路层的所述暴露的垫部分。
17.根据权利要求16所述的半导体工艺，其中在步骤(c)之后，所述方法进一步包括：
(d)移除所述插塞材料的至少一部分以暴露所述电路层的所述垫部分；以及
(e)测试所述布线结构的电学特性。
18.根据权利要求17所述的半导体工艺，其中在步骤(e)中，运用第一探针和第二探针测试所述布线结构的所述电学特性，所述第一探针贯穿所述支撑件以与所述电路层的所述暴露的垫部分的下部接触，且所述第二探针电连接到所述电路层的所述暴露的垫部分的上部。
19.根据权利要求18所述的半导体工艺，其中在步骤(b)之后，所述方法进一步包括：
(b1)形成或安置绝缘层在所述支撑件上；
在步骤(c)中，所述布线结构形成在所述绝缘层上；
步骤(d)进一步包括移除所述绝缘层的一部分以暴露所述垫部分；且
在步骤(e)中，所述第一探针进一步贯穿所述绝缘层以接触所述电路层的所述暴露的垫部分的所述下部。
20.根据权利要求17所述的半导体工艺，其中在步骤(d)中，移除所述插塞材料的一部分，使得所述插塞材料界定通孔以暴露所述电路层的所述垫部分。
21.根据权利要求17所述的半导体工艺，其中在步骤(e)之后，所述方法进一步包括：
(f)薄化所述支撑件；以及
(g)形成连接元件在所述支撑件的所述通孔中以接触所述电路层的所述垫部分。
22.根据权利要求17所述的半导体工艺，其中在步骤(e)之后，所述方法进一步包括：
(f)从所述布线结构移除所述支撑件。
CN201910197196.0A 2018-03-16 2019-03-15 衬底结构、半导体封装结构和半导体工艺 Pending CN110277366A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862644200P 2018-03-16 2018-03-16
US62/644,200 2018-03-16
US16/297,451 2019-03-08
US16/297,451 US11101186B2 (en) 2018-03-16 2019-03-08 Substrate structure having pad portions

Publications (1)

Publication Number Publication Date
CN110277366A true CN110277366A (zh) 2019-09-24

Family

ID=67906051

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910197196.0A Pending CN110277366A (zh) 2018-03-16 2019-03-15 衬底结构、半导体封装结构和半导体工艺

Country Status (2)

Country Link
US (1) US11101186B2 (zh)
CN (1) CN110277366A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2662455Y (zh) * 2003-08-25 2004-12-08 威盛电子股份有限公司 电气封装体
CN101512758A (zh) * 2006-09-04 2009-08-19 日本电气株式会社 布线板复合体、半导体器件、以及制造布线板复合体和半导体器件的方法
US20120175153A1 (en) * 2011-01-11 2012-07-12 Shinko Electric Industries Co., Ltd. Wiring substrate and manufacturing method thereof
US20140138819A1 (en) * 2012-11-21 2014-05-22 Samsung Electronics Co., Ltd. Semiconductor device including tsv and semiconductor package including the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100823767B1 (ko) * 1999-09-02 2008-04-21 이비덴 가부시키가이샤 프린트배선판 및 프린트배선판의 제조방법
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
US8455766B2 (en) * 2007-08-08 2013-06-04 Ibiden Co., Ltd. Substrate with low-elasticity layer and low-thermal-expansion layer
JP5001903B2 (ja) * 2008-05-28 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US8344749B2 (en) 2010-06-07 2013-01-01 Texas Instruments Incorporated Through carrier dual side loop-back testing of TSV die after die attach to substrate
TWI555100B (zh) * 2010-07-26 2016-10-21 矽品精密工業股份有限公司 晶片尺寸封裝件及其製法
JP2013069807A (ja) * 2011-09-21 2013-04-18 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法
US9171790B2 (en) * 2012-05-30 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US9583247B2 (en) 2014-05-27 2017-02-28 Allegro Microsystems, Llc Systems and methods for a magnet with uniform magnetic flux
US9859245B1 (en) * 2016-09-19 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with bump and method for forming the same
US10319683B2 (en) * 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures
US20190006339A1 (en) * 2017-06-28 2019-01-03 Asm Technology Singapore Pte Ltd Three-dimensional integrated fan-out wafer level package
US10529650B2 (en) * 2017-11-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2662455Y (zh) * 2003-08-25 2004-12-08 威盛电子股份有限公司 电气封装体
CN101512758A (zh) * 2006-09-04 2009-08-19 日本电气株式会社 布线板复合体、半导体器件、以及制造布线板复合体和半导体器件的方法
US20120175153A1 (en) * 2011-01-11 2012-07-12 Shinko Electric Industries Co., Ltd. Wiring substrate and manufacturing method thereof
US20140138819A1 (en) * 2012-11-21 2014-05-22 Samsung Electronics Co., Ltd. Semiconductor device including tsv and semiconductor package including the same

Also Published As

Publication number Publication date
US11101186B2 (en) 2021-08-24
US20190287867A1 (en) 2019-09-19

Similar Documents

Publication Publication Date Title
US7868729B2 (en) Stacked device assembly with integrated coil and method of forming same
JP2010206007A (ja) 半導体装置及びその製造方法
US9418922B2 (en) Semiconductor device with reduced thickness
CN104851814A (zh) 集成电路封装件及其形成方法
KR100926002B1 (ko) 반도체 패키지 디바이스와 그의 형성 및 테스트 방법
TW201644024A (zh) 晶片封裝結構及其製造方法
TW201209991A (en) Stackable molded microelectronic packages with area array unit connectors
KR101374145B1 (ko) 반도체 패키지 및 그 제조 방법
CN102153045B (zh) 具微机电元件的封装结构及其制法
CN103650133A (zh) Qfn封装的晶圆级处理技术
US10347569B2 (en) Leadframe package with stable extended leads
US8653661B2 (en) Package having MEMS element and fabrication method thereof
US20080006940A1 (en) Lead frames, microelectronic devices with lead frames, and methods for manufacturing lead frames and microelectronic devices with lead frames
CN108022846A (zh) 封装基板及其制作方法
CN110277366A (zh) 衬底结构、半导体封装结构和半导体工艺
KR20130116643A (ko) 범프를 갖는 기판, 반도체칩, 및 반도체 패키지와, 그 제조방법
CN103348460A (zh) 具有增强的引线裂纹的用于电子装置的分接带及其制造方法
CN103985684A (zh) 晶片封装结构及其制作方法
TWI590349B (zh) 晶片封裝體及晶片封裝製程
KR100920041B1 (ko) 웨이퍼 레벨 패키지용 테스트 소켓 및 그의 제조 방법
KR101095527B1 (ko) 리드 프레임 및 그 제조 방법
KR101168413B1 (ko) 리드 프레임 및 그 제조 방법
JP2009152385A (ja) 電子装置及びその製造方法
TW202410344A (zh) 開窗型球柵陣列封裝及其製備方法
TWI612587B (zh) 一種無基板半導體封裝製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination