CN2591772Y - 芯片封装结构 - Google Patents

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Abstract

一种芯片封装结构及其制造方法，此芯片封装制造方法是利用高精度细线路制造方法，如TFT－LCD或IC制造方法，用以增加布线密度及减短电气连结长度，而达到高电气效能之表现。首先，在大面积及高平坦度的底板上，形成一具有高密度焊垫及微细线路之多层内联机结构，接着再以覆晶接合或引线接合的方式，将芯片配置于多层内联机结构之顶面，并配置一基板或散热片于多层内联机结构之顶面来作为固定层并提供机械强度，在移除上述之底板以后，最后将接点配置于多层内联机结构之底面。

Description

芯片封装结构
技术领域
本实用新型涉及一种芯片封装结构，且特别是涉及一种具有微细线路的薄层基板的芯片封装结构。
背景技术
覆晶接合技术(Flip Chip Interconnect Technology)主要是利用面数组(area array)的排列方式，将多个芯片垫(die pad)配置于芯片(die)之主动表面(active surface)，并在各个芯片垫上形成凸块(bump)，且在将芯片翻面(flip)之后，利用芯片之芯片垫上的凸块分别电性(electrically)及机械性(mechanically)连接至基板(substrate)或印刷电路板(PCB)之表面所对应的凸块垫(bump pad)。此外，覆晶接合技术亦可在预先形成凸块于基板或印刷电路板之表面的凸块垫，接着再利用芯片之主动表面上的芯片垫分别电性及机械性连接至其所对应的凸块。值得注意的是，由于覆晶接合技术可应用于高接脚数(High Pin Count)之芯片封装结构，并具有缩小封装面积及缩短讯号传输路径等多项优点，所以覆晶接合技术目前已经被广泛地应用在芯片封装领域，目前常见应用覆晶接合技术之芯片封装结构包括覆晶球格数组(Flip ChipBall Grid Array，FC/BGA)及覆晶针格数组(Flip Chip Pin Grid Array，FC/PGA)等型态之芯片封装结构。
请参考图1，其绘示现有之一种覆晶球格数组型(FC/BGA)之芯片封装结构的剖面示意图。芯片封装结构100主要包括基板(substrate)110、芯片130、多个凸块140及多个焊球150。其中，基板110具有一顶面112及对应之一底面114，且基板110还具有多个凸块垫116a及多个焊球垫(ball pad)116b。此外，芯片130具有一主动表面(active surface)132及对应之一背面(或非主动表面)134，其中芯片130之主动表面112泛指芯片130之具有有源组件(activecomponent)(未绘示)的一面，并且芯片130更具有多个芯片垫136，其配置于芯片130之主动表面132，用以作为芯片130之讯号输出入的媒介，其中这些凸块垫116a之位置分别对应于这些芯片垫136之位置。另外，这些凸块140则分别电性及机械性连接这些芯片垫136之一至其所对应之这些凸块垫116a之一。并且，这些焊球150则分别配置于这些焊球垫116b上，用以电性及机械性连接至外界之电子装置。
请同样参考图1，底胶(underfill)160可填充于基板110之顶面112及芯片130之主动表面132所围成的空间，用以保护凸块垫116a、芯片垫136及凸块140所裸露出之部分，并同时缓冲基板110与芯片130之间在受热时所产生的热应变(themal strain)之不匹配(mismatch)的现象。因此，芯片130之芯片垫136将可经由凸块140而电性及机械性连接至基板110之凸块垫116a，再经由基板110之内部线路而向下绕线(routing)至基板110之底面114的焊球垫116b，最后经由焊球垫116b上之焊球150而电性及机械性连接至外界之电子装置。
在提高芯片之运算速度及降低芯片之制造成本的考量之下，芯片之面积及芯片垫之间的间隙两者必然逐渐地缩小，意即芯片垫之密度将相对逐渐地升高。因此，当具有高密度芯片垫之芯片采用覆晶(FC)型态，并同时搭配球格数组(BGA)或针格数组(PGA)等型态来进行封装时，由于芯片之相邻的芯片垫的间距都非常微小，此时必须采用具有高密度凸块垫及微细线路之基板，才能将芯片以覆晶接合的方式配置于基板之顶面，并经由基板之内部线路的重新绕线，而将芯片之芯片垫延伸分布到基板之底面，再经由位于基板之底面的焊球(ball)或针脚(pin)等接点，使得芯片最后能够电连接至外界之电子装置。
如上所述，目前覆晶球格数组型(FC/BGA)或覆晶针格数组型(FC/PGA)之基板的常见材质包括有陶瓷(ceramic)及有机材料(organic material)等，目前又以有机材料作为介电层(dielectric layer)之材质的有机基板(organic substrate)较为常见。值得注意的是，由于有机基板受到介电层之热膨胀(thermalexpansion)的严重影响，使得现今可大规模量产之有机基板的导线其线宽及线距仅能分别达到25微米及25微米，同时现今可大规模量产之未裁切前有机基板的面板尺寸也仅可到达610×610平方公厘。然而，随着芯片之芯片垫的密度逐渐地升高，在大规模量产的考量之下，如何以低成本之基板封装此种具有高密度芯片垫之芯片，此乃是目前芯片封装产业亟待解决的重大课题之一。
实用新型概述
有鉴于此，本实用新型的任务在于提供一种芯片封装结构及其制造方法，可以提供高密度焊垫(凸块垫)及微细线路的多层内联机结构，并可有效降低芯片封装结构之制作成本。
基于本实用新型的上述任务，本实用新型提出一种芯片封装结构，至少包括一多层内联机结构(multi-layer interconnection structure)、至少一芯片、一固定层、一隔绝底层(isolation base layer)及多个接点。首先，多层内联机结构具有一顶面及对应之一底面，且多层内联机结构更具有一内部线路(inner circuit)，而内部线路更具有多个接合垫，其位于多层内联机结构之底面。此外，芯片是以覆晶接合或引线接合(Wire Bonding)的方式，配置于多层内联机结构之顶面，并电连接于多层内联机结构之内部线路。另外，固定层贴附于多层内联机结构之顶面，且固定层具有至少一凹槽，其可容纳并包围芯片，而隔绝底层配置于多层内联机结构之底面，并具有多个开口，其分别暴露出这些接合垫。最后，这些接点则分别配置于这些接合垫之一。
依照本实用新型的芯片封装结构，其中上述之固定层包括一基板及一散热片，而基板具有至少一槽孔，其与散热片共同构成上述之凹槽。此外，上述之固定层亦可为一散热片。
依照本实用新型的优选实施例的芯片封装结构，本实用新型乃是利用薄膜晶体管液晶显示面板(TFT-LCD panel)或集成电路(IC)之制造方法技术及生产机台，在以石英(quartz)或玻璃(glass)为材质之大面积及高平坦度的底板上，形成一具有高密度焊垫(凸块垫)及微细线路之多层内联机结构，接着再以覆晶接合或引线接合的方式，将芯片配置于多层内联机结构之顶面，并配置一基板于多层内联机结构之顶面来作为固定层(stiffener)，且在移除上述之底板以后，最后将接点配置于多层内联机结构之底面，而完成本实用新型之芯片封装制造方法。
为了让本实用新型之上述目的、特征和优点更能明显易懂，下文特举一优选实施例，并配合所附图示，作详细说明如下：
图式之简单说明
图1绘示现有之一种覆晶球格数组型之芯片封装结构的剖面示意图。
图2A～2K绘示本实用新型之优选实施例之第一种芯片封装制造方法的剖面流程图。
图3A～3D绘示本实用新型之优选实施例之第二种芯片封装制造方法其后半段制造方法的剖面流程图。
图4绘示依照本实用新型之优选实施例之第三种芯片封装结构的剖面示意图。
图5绘示依照本实用新型之优选实施例之第四种芯片封装结构的剖面示意图。
图6绘示依照本实用新型之优选实施例之第五种芯片封装结构的剖面示意图。
图式之标示说明
100：芯片封装结构  110：基板
112：顶面          114：底面
116a：凸块垫       116b：焊球垫
130：芯片          132：主动表面
134：背面          136：芯片垫
140：凸块          150：焊球
160：底胶
200：芯片封装结构  202：底板
204：隔绝底层      206：多层内联机结构
206a：顶面         206b：底面
208：导线层        208a：凸块垫
208b：接合垫       210：介电层
212：导电插塞      214：芯片
214a：主动表面     214b：背面
216：芯片垫        218：凸块
220：基板          222：槽孔
224：绝缘芯层      226：导线层
228：镀通插塞      230：黏着层
232：导电插塞      234：封胶
236：散热片        238：黏着层
240：接点
300：芯片封装结构   302：底板
304：隔绝底层    306：多层内联机结构
306a：顶面       306b：底面
308b：接合垫     314：芯片
330：黏着层      332：导电插塞
340：接点        342：散热片
344：凹槽        346：封胶
400、500、600：芯片封装结构
406、506、606：多层内联机结构
414、5 14、614：芯片组
414a、414b、514a、514b、614a、614b：芯片
519：导线
优选实施例
请依序参考图2A～2K，其绘示本实用新型之优选实施例之第一种芯片封装制造方法的剖面流程图。首先如图2A所示，提供一底板202，其材质例如石英或玻璃，并且底板202之表面必须具有较高等级的平坦度(co-planarity)。接着如图2B所示，形成一隔绝底层204于底板202之上，并可选择性地平坦化隔绝底层204之表面，使得隔绝底层之表面亦具有较高等级的平坦度，其中隔绝底层204之材质例如为聚合物(polymer)、聚酯(polyester)、聚醯乙胺(PolyImide，PI)、环氧树脂(epoxy resin)、压克力及苯(并)环丁烯(BenzoCycloButene，BCB)等，并可利用薄膜贴附(film attachment)或薄层涂布(coating)的方式，将隔绝底层204形成于底板202之上，其中隔绝底层204之特殊作用将详述于下文。
接着如图2C所示，形成一多层内联机结构206于隔绝底层204之上。其中，多层内联机结构206主要包括图案化之多个导线层208、至少一介电层210及多个导电插塞212，且这些导线层208依序重迭于隔绝底层204之上，而介电层210则配置于两相邻之导线层208之间，且这些导电插塞212分别贯穿介电层210而电连接两相邻之导线层208，并且这些导线层208及这些导电插塞212构成一内部线路。另外，导线层208之材质例如为铜、铝及该等合金，通常为铝，而介电层210之材质例如为氮化硅(silicon nitride)及氧化硅(silicon oxide)等。
同样如图2C所示，由于本实用新型乃是利用液晶显示面板之制造方法技术，来形成此一多层内联机结构206于隔绝底层204之上，使得多层内联机结构206之内部线路的线宽及线距其范围均可在1～50微米的范围之间，且特别是在1微米至数微米的范围之间。因此，与现有之图1所示之以有机材料为介电层材质的基板110相较之下，此处所制作出之多层内联机结构206将可提供更高密度焊垫(凸块垫)及更微细的线路。此外，在形成多层内联机结构206于隔绝底层204之上时，更可配设无源组件(passivecomponent)(未绘示)于多层内联机结构206之内部，并电连接于多层内联机结构206之内部线路，或者是利用内部线路之特殊的绕线设计来形成电容及电感等无源组件。
接着如图2D所示，以覆晶接合的方式，配置至少一芯片214于多层内联机结构206之上，且芯片214电连接于多层内联机结构206之内部线路。其中，多层内联机结构206之内部线路(即导线层208)是在多层内联机结构206之顶面206a形成多个凸块垫208a。此外，芯片214则具有一主动表面214a及一背面214b，且芯片214更具有多个芯片垫216，其位于芯片214之主动表面214a。另外，更将多个凸块218分别电性及机械性连接这些芯片垫216之一至其所对应之这些凸块垫208a之一，故可以覆晶接合的方式将芯片214配置于多层内联机结构206之上，并将芯片214电连接于多层内联机结构206之内部线路。值得注意的是，除可利用覆晶接合的方式，将芯片214配置于多层内联机结构206之上，并使芯片214电连接至多层内联机结构206之内部线路以外，更可采用引线接合的方式，将芯片214配置于多层内联机结构206之上，使得芯片214可经由图5所示之导线(519)，而电连接至多层内联机结构206之内部线路。
接着如图2E所示，贴附一基板220于多层内联机结构206之上，其中基板220作为一固定层(stiffener)，用以增加多层内联机结构206之机械结构强度及电气连结，而基板220可采用成本较为低廉之芯片载板(chip carriersubstrate)，例如由双面板所制作而成之有机基板，且可内埋无源组件于此基板中。此外，基板220更具有至少一槽孔222，用以容纳并侧向包围芯片214，其中槽孔222之形成方法例如为冲压成孔(punch)。另外，在将基板220贴附于多层内联机结构206的时候，可预先形成一黏着层(adhesive layer)230于多层内联机结构206之顶面206a，之后再将基板220配置于黏着层230之上，使得基板220可经由黏着层230而贴附于多层内联机结构206之上。
同样如图2E所示，基板220可以至少包括一绝缘芯层(core)224、两图案化之导线层226及多个镀通插塞(Plated Through Hole，PTH)228，其中两导线层226分别配置于绝缘芯层224之两面，且这些镀通插塞228分别贯穿绝缘芯层224而电连接两导线层226，而两导线层226及这些镀通插塞228构成一基板线路。此外，黏着层230更具有多个导电插塞232，其位于黏着层230之内，且基板220之基板线路可经由这些导电插塞232，而电连接于多层内联机结构206之内部线路，故可增加内部线路之绕线空间。另外，导电插塞232例如可藉由在黏着层230上形成开口，并分别将开口填入导电胶所形成。并且，基板220更可包括多个无源组件(未绘示)，其可配设于基板220之表面或内部。
接着如图2F所示，可将封胶234填充于芯片214与多层内联机结构206之间，同时亦将封胶234填充于芯片214与基板220之槽孔222之间，用以预防气体残留于上述之空间内，因而发生爆米花(poopcom)的现象。值得注意的是，位于芯片214与多层内联机结构206之间的部分封胶224亦可在图2D所示之制造方法步骤就已预先形成，其功能就如同现有之图1所示之底胶160的功能。
接着如图2G所示，在将基板220贴附于多层内联机结构206之上以后，可选择性地贴附一散热片(heat sink)236于基板220及芯片214之上，使得基板220与散热片236将共同构成一固定层，用以将芯片214于高速运作时所产生的热能加以迅速地传导至散热片之表面，并经由流体(例如气体或液体)而将热能加以散逸(dissipate)至外界之大气环境。此外，在贴附散热片236于基板220及芯片214之上时，还包括预先形成一黏着层238于基板220及芯片214之上，所以散热片236将可经由黏着层238而贴附于基板220及芯片214之上。另外，散热片236之材质则例如为铜、铝及该等之合金。
接着如图2H所示，在选择性地贴附散热片236于基板220及芯片214之上以后，然后再移除底板202，因而暴露出隔绝底层204，如图2I所示。又同样如图2H所示，移除底板202之第一种方法可经由底板202而将背光(back light)照射至隔绝底层204，用以降低隔绝底层204对于底板204之吸附能力，其中背光之种类例如为紫外光(Ultra-Violet，UV)及雷射光(laser)等。此外，移除底板202之第二种方法亦可经由底板202而将热能(heat)传导至隔绝底层204，用以降低隔绝底层204对于底板202之吸附能力。值得注意的是，隔绝底层204更可为一复合材料层(未绘示)，例如由一介电隔绝层、一光隔绝层及另一介电隔绝层所依序迭合而成，其中光隔绝层可遮蔽背光(例如紫外光或雷射光)，藉以预防具有高频能量之背光穿透至隔绝底层204之上方，因而破坏隔绝底层204之上方的电路，包括破坏芯片214之内部电路及有源组件(均为绘示)等。此外，底板202亦可回收再循环利用，用以降低芯片封装制造方法之成本。
接着如图2J所示，形成多个开口204a于隔绝底层204上，且多层内联机结构206之内部线路更具有多个接合垫208b，而这些开口204a则分别暴露出这些接合垫208b。其中可采用感光成孔(photo via)、电浆蚀孔(plasmaetching)及雷射烧孔(laser ablation)等方法来将这些开口204a形成于隔绝底层204上。
最后如图2K所示，分别配置一接点240于这些接合垫208b之一，其中这些接点240例如为焊球及针脚等导电结构。值得注意的是，如图2K所示，可在配置接点240于接合垫208b之后，再进行切单作业(singulation)，用以分割出单颗芯片封装结构200。此外，如图2J所示，亦可在配置接点240于接合垫208b之前，就进行切单作业，用以分割出单颗之芯片封装结构200。
同样如图2K所示，当这些接点240为焊球，并以面数组的方式配置于多层内联机结构206之底面206b时，此芯片封装结构200之封装型态可视为芯片埋设(埋晶)式球格数组之封装型态。同样地，当这些接点240为针脚，并以面数组的方式配置于多层内联机结构206之底面206b时，此芯片封装结构200之封装型态则可视为芯片埋设(埋晶)式针格数组之封装型态。
基于上述，本实用新型之优选实施例的第一种芯片封装制造方法主要是利用成本较低之有机基板来作为固定层，并可选择性地贴附一散热片于基板与芯片之上，以助于将芯片于高速运作时所产生的热能加以迅速地散逸至外界之大气环境，其中基板与散热片亦可共同构成上述之固定层。此外，本实用新型之优选实施例更提出第二种芯片封装制造方法，其主要是利用一具有凹槽之散热片来取代上述之基板及散热片所构成之固定层。值得注意的是，由于第二种芯片封装制造方法之前半段制造方法与第一种芯片封装制造方法之前半段制造方法相同，故下文仅说明第二种芯片封装制造方法之后半段制造方法。
请依序参考图3A～3D，其绘示本实用新型之优选实施例之第二种芯片封装制造方法其后半段制造方法的剖面流程图。首先如图3A所示，在依序制作隔绝底层304及多层内联机结构306于底板302之上，并以覆晶接合的方式将芯片314配置于多层内联机结构306之顶面306a以后。同样如图3A所示，提供一散热片342，其材质为散热性之材料，例如铜、铝及该等之合金，且散热片342更具有至少一凹槽344，其凹陷于散热片342之一面，故可将散热片342之具有凹槽344的一面朝下，并将散热片342贴附于多层内联机结构306之顶面306a，所以散热片342之凹槽344将可容纳并罩覆芯片314。同样地，可预先形成一黏着层330于多层内联机结构306之顶面，使得散热片342可经由此黏着层330，而贴附至多层内联机结构306之顶面306a。此外，黏着层330更具有多个导电插塞332，其位于黏着层330之内。因此，当基板330之材质亦为导电材料时，基板330将可经由这些导电插塞332而电连接于多层内联机结构306之内部线路，用以作为共享电源或接地。
同样如图3A所示，可将封胶346填充于芯片314与多层内联机结构306之间，且将封胶346填充于芯片314与散热片342之凹槽344之间，用以预防气体残留于上述之空间内，因而发生爆米花的现象。值得注意的是，位于芯片314与多层内联机结构306之间的部分封胶324亦可在图2D所示之制造方法步骤预先形成。
接着如图3B所示，移除底板302以暴露出隔绝底层304。再如图3A所示，移除底板302之方法可经由底板302而将背光照射至隔绝底层304，或将热能传递至隔绝底层304，用以降低隔绝底层304对于底板304之吸附能力。此外，隔绝底层304亦可为一复合材料层(未绘示)，例如由一介电隔绝层、一光隔绝层及另一介电隔绝层所依序迭合而成，其中光隔绝层可遮蔽背光，藉以预防具有高频能量之背光穿透至隔绝底层304之上方。值得注意的是，底板302亦可回收再循环利用，用以降低芯片封装制造方法之成本。
接着如图3C所示，形成多个开口304a于隔绝底层304上，且多层内联机结构306之内部线路更具有多个接合垫308b，而这些开口304a则分别暴露出这些接合垫308b。其中可采用感光成孔、电浆蚀孔及雷射烧孔等方法来将这些开口304a形成于隔绝底层304上。
最后如图3D所示，分别配置一接点340于这些接合垫308b之一，其中这些接点340例如为焊球及针脚等导电结构。值得注意的是，如图3D所示，可在配置接点340于接合垫308b之后，再进行切单作业，用以分割出单颗芯片封装结构300。此外，如图3C所示，可在配置接点340于接合垫308b之前，即进行切单作业，用以分割出单颗芯片封装结构300。因此，当这些接点340为焊球或针脚，并以面数组的方式配置于多层内联机结构306之底面306b时，此芯片封装结构300之封装型态可视为芯片埋设(埋晶)式球格数组之封装型态，或可视为芯片埋设(埋晶)式针格数组之封装型态。
请同时参考图3D、4，其中图4绘示依照本实用新型之优选实施例之第三种芯片封装结构的剖面示意图。如图3D所示，除可经由本实用新型之芯片封装制造方法来封装单颗芯片314以外，如图4所示，更可经由本实用新型之芯片封装制造方法来封装一芯片组414，其中芯片组414至少包括芯片414a及芯片414b，且芯片414a及芯片414b均以覆晶接合的方式，配置于多层内联机结构406之上，并电连接至多层内联机结构406的内部线路。因此，芯片组414之芯片414a及芯片414b将可经由多层内联机结构406之内部线路而相互电连接，使得芯片封装结构400亦可应用于多重芯片模块(Multi-Chip Module，MCM)及系统单封装(System In Package，SIP)。
请同时参考图4、5，其中图5绘示依照本实用新型之优选实施例之第四种芯片封装结构的剖面示意图。如图4所示，本实用新型之芯片封装制造方法除可利用覆晶接合的方式，将芯片414a及芯片414b配置于多层内联机结构406之上，并使芯片414a及芯片414b分别电连接至多层内联机结构406之内部线路以外。此外，如图5所示，更可采用引线接合的方式，将芯片514a及芯片514b配置于多层内联机结构506之上，使得芯片514a及芯片514b可经由导线519，而电连接至多层内联机结构506之内部线路。同样地，芯片组514之芯片514a及芯片514b将可经由多层内联机结构506之内部线路而相互电连接，使得芯片封装结构500亦可应用于多重芯片模块(MCM)及系统单封装(SIP)。
请参考图6，其绘示依照本实用新型之优选实施例之第五种芯片封装结构的剖面示意图。芯片组614之芯片614a除可采用覆晶接合的方式，配置于多层内联机结构606之上，并电连接至多层内联机结构606的内部线路。此外，芯片组614之芯片614b更可采用引线接合的方式，配置于多层内联机结构606之上，并电连接至多层内联机结构606之内部线路。同样地，芯片组514之芯片514a及芯片514b将可经由多层内联机结构506之内部线路而相互电连接。
基于上述，本实用新型的优选实施例的芯片封装结构及其制造方法乃是利用液晶显示面板或集成电路之制造方法技术及生产机台，在以石英或玻璃为材质之大面积及高平坦度的底板上，形成一具有高密度焊垫(凸块垫)及微细线路之多层内联机结构，接着再以覆晶接合或引线接合的方式，将芯片配置于多层内联机结构之顶面，并配置一基板或散热片于多层内联机结构之顶面来作为固定层，且在移除上述之底板以后，最后将接点配置于多层内联机结构之底面，而完成本实用新型之芯片封装制造方法。值得注意的是，由于本实用新型之芯片封装结构可适用于封装一由多个芯片所组成之芯片组，并可经由多层内联机结构之内部线路来相互电连接这些芯片，所以芯片封装结构将可应用于多重芯片模块(MCM)及系统于单一封装(SIP)。
综上所述，本实用新型乃是将液晶显示面板或集成电路之制造方法技术及生产机台，加以整合应用到本实用新型之芯片封装制造方法。值得注意的是，由于液晶显示面板或集成电路之制造方法技术目前已经非常地成熟，所以在大规模量产的情况之下，本实用新型的芯片封装制造方法将可在平面尺寸大于610×610平方公厘以上之底板上，同时形成一具有高密度焊垫(凸块垫)及微细线路的多层内联机结构，接着再以覆晶接合或引线接合的方式，将芯片配置于此内联机层多层内联机结构之上，如此将可使本实用新型之单颗芯片的封装成本低于现有采用有机基板之单颗芯片的封装成本。
此外，由于液晶显示面板之制造方法技术所能制作出之导线的线宽及线距均可达到1微米，甚至小于1微米，所以在芯片之芯片垫的密度逐渐升高的情况之下，本实用新型之芯片封装制造方法将可完全配合芯片之芯片垫的密度，而对应提供高密度焊垫(凸块垫)及微细线路之多层内联机结构，同时更易于控制多层内联机结构之导线的单位电性阻抗，而这些特点均是现有采用有机基板之芯片封装制造方法所无法轻易达成的。
另外，同样由于液晶显示面板之制造方法技术所能制作出之导线的线宽及线距均可达到1微米，甚至小于1微米，所以本实用新型之芯片封装制造方法将可完全配合芯片之芯片垫的密度，而对应提供高密度焊垫(凸块垫)及微细线路之多层内联机结构，所以芯片之芯片垫的密度将可逐渐地提高，因而相对缩小单颗芯片之面积，使得同一片晶圆所能切割出之芯片的总数将可相对提高，故如此将有助于降低单颗芯片之制作成本，因而连带降低芯片封装结构之整体的制作成本。
本实用新型还提出一种芯片封装制造方法。首先，提供一底板，并形成一隔绝底层于底板之上，再形成一多层内联机结构于隔绝底层之上，其中此多层内联机结构具有一内部线路，且内部线路更具有多个接合垫，其位于多层内联机结构之底面。接着，以覆晶接合的方式，配置至少一芯片于多层内联机结构之上，且芯片电连接于多层内联机结构之内部线路。之后，贴附一基板于多层内联机结构之上，并移除该底板，再形成多个开口于隔绝底层上，且这些开口分别暴露出这些接合垫。最后，将多个接点分别配置于这些接合垫之一。
虽然本实用新型已结合一优选实施例揭露如上，然而其并非用以限定本实用新型，本领域的技术人员在不脱离本实用新型之精神和范围内，可作出些许更动与润饰，因此本实用新型的保护范围应当视后附的权利要求的范围所界定者为准。

Claims (10)

1.一种芯片封装结构，其特征在于，该结构至少包括：
一多层内联机结构，具有一顶面及对应之一底面，且该多层内联机结构更具有一内部线路，而该内部线路更具有多个接合垫，其位于该多层内联机结构的该底面；
至少一芯片，配置于该多层内联机结构的该顶面，并电连接于该多层内联机结构的该内部线路；
一固定层，贴附于该多层内联机结构的该顶面，且该固定层具有至少一凹槽，其可容纳并包围该芯片；以及
一隔绝底层，配置于该多层内联机结构的该底面，并具有多个开口，其分别暴露出该些接合垫。
2.如权利要求1所述的芯片封装结构，其特征在于，该芯片是以覆晶接合的方式及引线接合的方式其中之一，配置于该多层内联机结构的该顶面。
3.如权利要求1所述的芯片封装结构，其特征在于，该固定层包括一基板及一散热片，而该基板具有至少一槽孔，其与该散热片共同构成该凹槽。
4.如权利要求3所述的芯片封装结构，还包括一第一黏着层，其配置于该基板及该芯片之上，且该散热片是经由该第一黏着层而贴附于该基板及该芯片之上。
5.如权利要求4所述的芯片封装结构，其特征在于，还包括一第二黏着层，其配置介于该基板及该多层内联机结构之间，其中该基板更具有一基板线路，且该第二黏着层更具有多个导电插塞，并且该基板的该基板线路经由该些导电插塞，而电连接于该多层内联机结构的该内部线路。
6.如权利要求3所述的芯片封装结构，其特征在于，该基板更具有一基板线路，其电连接于该多层内联机结构的该内部线路。
7.如权利要求3所述的芯片封装结构，其特征在于，该基板还具有一无源组件，其配设于该基板之内部及表面其中之一。
8.如权利要求1所述的芯片封装结构，其特征在于，该固定层为一散热片。
9.如权利要求1所述的芯片封装结构，其特征在于，还包括多个接点，分别配置于其所对应的该些接合垫之一，其中该些接点为焊球及针脚其中之一。
10.如权利要求1所述的芯片封装结构，其特征在于，还包括至少一无源组件，其配设于该多层内联机结构之内部，且该无源组件电连接于该多层内联机结构的该内部线路。
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