TW558921B - Structure and method for fabrication of a leadless chip carrier with embedded inductor - Google Patents

Structure and method for fabrication of a leadless chip carrier with embedded inductor Download PDF

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TW558921B
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bonding pad
signal bonding
hole
conductor
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TW091117321A
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English (en)
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Mohamed Megahed
Hassan S Hashemi
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Conexant Systems Inc
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Description

經濟部智慧財產局8工消费合作社印製 558921 A7 B7 五、發明説明（y 發明背景 本發明是名稱爲「無引線晶片載體設計與結構」而序 號爲09/7 13,834號且於2000年十一月15日申請並讓渡給 本申請案的受讓人之待審專利申請案的部分接續案，且宣 告對於其申請日期之利益，並將其附於此供參考。 1. 發明範圍 本發明大體上是關於半導體晶片封裝的領域。更特別 地’本發明是在無引線晶片載體設計及結構的領域。 2. 背景技藝 半導體製造工業持續面臨對於更小與更複雜的晶方之 需求。這些更小與更複雜的晶方也必須以更高的頻率運行 。更小、更複雜與更快的裝置之需求不僅在晶方製造本身 ’也在用於容納晶方且提供電連接至「晶片外」（off-chip) 裝置的各種封裝體、結構或載體的製造中造成新的挑戰。 例如，對於更高頻率的裝置-尤其是「晶片上」（on-chip)與「晶片外」的寄生性-之需求必須減至最小。例 如’寄生性電感、電容與電阻-其全部對於晶方與它的相 關晶片外元件之電性有不利的影響-必須減至最小。因爲 RF(「無線電頻率」）半導體裝置以高頻運行，故這些裝置 (即，RF裝置）構成一種顯著的裝置，其特別需要很低的 寄生性。 最近，相對於離散的半導體封裝體而言，表面安裝晶 ^氏張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ~ -4 _ ---------冰衣------1T------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 558921 A7 B7 五、發明説明（2) 片與晶片載體已經普及。離散的半導體封裝體典型上具有 大量的「接腳」，其可能須要先相當大的空間，也稱爲「 腳印」，用於將離散的半導體封裝體安裝及電連接至印刷 電路板。此外，與離散的半導體封裝體有關的成本與時間 及與在印刷電路板中鑽出大量孔有關的成本與時間是替代 物-諸如表面安裝裝置與晶片載體-爲何已經普及的最主 要理由。 在此技藝中已做各種嘗試，以達成不同的晶片載體設 計。日本103 1 3071號公告-於1 998年十一月24日公告 ，名稱爲「電子零件與接線板裝置」，其發明人是 M i n a m i M a s u m i _揭示一種結構，其使半導體裝置放出的 熱消散。結構提供形成於一接線板中之金屬包裝的貫穿孔 ，接線板將裸晶片放出的熱經由接線板底部上的散熱圖案 傳送，然後到達一散熱板。 日本0205 8358號公告-於1 990年二月27日公告， 名稱爲「用於安裝電子元件的基材」，其發明人是 Fujikawa Osamu -揭示一種具有一中心區域的基材，包括 夾置於鍍金屬的頂與底表面之間的八熱傳導樹脂充塡孔。 然後，一電子元件以銀膏粘劑接合至基材之鍍金屬的頂表 面之中心區域，以改進散熱與對於濕氣的抗力。 日本09 1 53679號公告-於· 1997年六月10日公告， 名稱爲「堆疊的玻璃陶瓷電路板」，其發明人是 Miyanishi Kenji -揭示一種堆疊的玻璃陶瓷電路板，其包 括七堆疊的玻璃陶瓷層。多層堆疊的玻璃陶瓷電路板又包 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
-5- 558921 A7 B7 五、發明説明（3) 括很多包含金或銅的通孔，而頂與底表面上的表面導體遮 蓋通孔。頂導體充當1C晶片的熱庫。 日本1 03 35521號公告-於1998年十二月18日公告 ’名稱爲「半導體裝置」，其發明人是YoshidaKazuo-揭示一種形成於陶瓷基材中的熱通孔，而一半導體晶片安 裝在熱通孔上方。熱通孔之孔的上部分形成於一陶瓷基材 中，其方式是俾使當它在徑向向外行進時變淺。 一種用於安裝晶片於印刷電路板上的傳統晶片載體結 構具有很多缺點。例如，傳統晶片載體仍然引進太多的寄 生性，仍然不提供低電感與電阻接地連接至晶方。傳統晶 片載體也具有很有限的散熱能力，且苦於伴隨著不良的散 熱所造成的可靠度問題。例如，在高頻應用中，諸如無線 電頻率應用，若干瓦的功率是由單一晶方產生。因爲半導 體晶方與晶片載體是由不同的材料製成，各材料具有不同 的熱膨脹係數，故它們對於晶方產生的熱之反應不同。所 得的熱應力可能造成晶方破裂或晶方與晶片載體分離，此 可能導致電與機械失效。於是，成功的散熱是重要的，且 需要新穎的結構和方法。 對於在高頻操作之更小、更複雜且更快速的裝置-諸 如無線通訊裝置與藍芽無線電頻率收發機_之需求已導致 對於小尺寸、高品質因子（“high-Q”）電感器的需求增加。 一種滿足對於小、high-Q電感器的需求之嘗試是製造晶 片上電感器。然而，尺寸與線厚度的限制直接衝撃可以在 晶片上電感器獲得的品質因子。離散、「晶片外」電感器 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X29*7公 (請先閲讀背面之注意事項再填寫本頁) 、1· 線 經濟部智葸財產局員工消費合作社印製 -6- 558921 A7 B7 五、發明説明（4) 代表滿足對於小、high-Q電感器的需求之另一種嘗試。 然而，離散、「晶片外」電感器苦於未由晶片上電感器共 有的各種缺點。例如，離散、「晶片外」電感器需要組合 至少二元件，即，晶片本身與晶片外電感器。所需要之二 或更多元件的組合引起對應的可靠度問題，且導致更大的 製造成本。 此外，晶片外電感器需要相當長的晶片外電線與互聯 線，以提供電連接至晶片與「晶片外」裝置。相當長的晶 片外電線與互聯線導致不想要的寄生性增加。此外，晶片 外電感器的互聯由於振動、腐蝕、化學污染、氧化與其他 化學和物理的力而遭到長期的損傷。暴露於振動、腐蝕、 化學污染、氧化與其他化學和物理的力導致晶片外電感器 之較低的長期可靠度。 於是，需要一種小、high_Q電感器’其嵌入於容納 及支撐半導體晶方的結構中。此外，結構（high-Q電感器 嵌入於其內）必須提供低寄生性、有效的散熱及低的電感 與電阻接地連接。 此外，需要一種新穎及可靠的結構與方法，其支撐、 容納及電連接半導體晶方至一嵌入於結構中的電感器，且 克服離散的電感器、離散的半導體封裝體與傳統晶片載體 所面臨的問題。更特別地，需要一種新穎及可靠的結構與 方法，以將電感器嵌入於結構中，該結構容納、支撐及電 連接至一半導體晶方，且提供低寄生性、有效的散熱及低 的電感與電阻接地。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -¾¾
T 經濟部智慧財產局員工消費合作社印製 -7- 經濟部智慧財產局g(工消費合作社印製 558921 A7 _ B7 五、發明説明（5) 發明槪述 本發明是針對具有嵌入電感器之無引線晶片載體之結 構及製造方法。本發明揭示一種結構，其將一半導體晶方 產生的熱有效消散。本發明又揭示一種結構，其包含一嵌 入電感器’也提供低寄生性及低的電感與電阻接地連接至 半導體晶方。 在一實施例中，本發明包括一具有一頂表面以承接一 半導體晶方的基材。例如，基材可以包括有機材料，諸如 聚四氟乙烯材料或FR4基的層壓材料。又舉一例，基材 可以包括一陶瓷材料。依據本發明之一特點，一電感器圖 案化於基材的頂表面上。藉由將電感器的第一與第二端子 個別耦合至一基材信號接合墊與一半導體晶方信號接合墊 ，可以容易地處置電感器。在本發明之另一特點中，一電 感器製造於基材中。電感器包括通孔金屬區段，其連接在 基材頂與底表面上的互聯金屬區段。經由第一與第二基材 信號接合墊，可以容易地處置電感器的第一與第二端子。 本發明可以又包括一接合至基材底表面的印刷電路板。 在一實施例中，本發明包括至少一在基材中的通孔。 本發明的至少一通孔在半導體晶方的信號接合墊與印刷電 路板之間提供電連接。該至少一通孔可以包括一導電與導 熱的材料，諸如銅。該至少一通孔在一基材接合墊與印刷 電路板之間提供電連接。基材接合墊藉由一信號接合線， 連接至半導體晶方的信號接合墊。該至少一通孔也在半導 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
-8- 經濟部智慈財產局8工消费合作社印製 558921 A7 B7 五、發明説明（6) 體晶方的信號接合墊與一岸面-其電連接至印刷電路板-之間提供電連接。 圖式簡單說明 圖1繪示本發明之一實施例的剖視圖。 圖2A與2B個別繪示在本發明之一實施例中的示範 性通孔之頂視圖與剖視圖。 圖3繪示本發明之一實施例在「鋸切分離」步驟完成 以後的頂視圖。 圖4繪示本發明之一實施例在「鋸切分離」步驟完成 以後的底視圖。 圖5繪示一示範性過程的流程圖，本發明之一實施例 藉由該過程而製造。 圖6繪示本發明之一實施例在「鋸切分離」步驟完成 以後的底視圖。 圖7繪示一圖案化於依據本發明之一實施例的結構之 基材頂表面上的電感器。 圖8繪示一圖案化於依據本發明之一實施例的結構之 基材中的電感器。。 主要元件對照表 100 結構 104 半導體晶方信號接合墊 106 半導體晶方信號接合墊 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ：297公釐） ^裝 訂 線 *·1 (請先閱讀背面之注意事項再填寫本頁) -9- 558921 A7 B7 經濟部智惡財產笱S工消費合作社印製 五、發明説明（7) 108 半導體晶方接地接合墊 110 半導體晶方 111 晶方接合墊 112 晶方接合物 113 銲劑罩幕 114 基材下接合區域 115 銲劑罩幕 116 下接合線 117 支撐墊 118 頂表面 120 基材 122 厚度 124 底表面 126 通孔 128 通孔 130 通孔 132 基材信號接合墊 134 信號接合線 138 基材信號接合墊 140 信號接合線 142 區域 144 岸面 146 岸面 147 銲劑 (請先閲讀背面之注意事項再填寫本頁) ^衣· 訂 線 本紙張尺度適用中國國家標準（CMS ) A4規格（210X297公釐） -10- 558921 經濟部智慧財產局員工消费合作社印製 A7 B7五、發明説明（8) 148 散熱器 150 印刷電路板 218 頂表面 220 基材 224 底表面 226 通孔 23 8 基材信號接合墊 242 區域 244 岸面 252 岸面墊厚度 254 通孔鑽挖直徑 256 接合墊厚度 25 8 通孔壁厚 260 通孔直徑 262 通孔 300 結構 306 半導體晶方信號接合墊 310 半導體晶方 320 基材 326 通孔 3 3 8 基材信號接合墊 340 接合線 3 84 側部 3 86 側部 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
、1T 線 -11 - 558921 A7 B7 五、發明説明（9) 經濟部智慈財產局員工消費合作社印製 400 結構 402 通孔 412 岸面 414 軌線 420 基材 424 底表面 425 通孔 426 通孔 428 岸面 430 軌線 432 岸面 434 通孔 436 軌線 438 通孔 440 岸面 442 軌線 444 岸面 445 岸面間距 446 岸面寬度 448 散熱器 600 結構 602 通孔 604 軌線 606 基材接合墊 (請先閱讀背面之注意事項再填寫本頁) •裝-
、1T 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X：297公釐） -12- 558921 A7 B7 五、發明説明（d 經濟部智络財產苟員工消費合作社印製 610 軌 線 611 晶 方 接 合 墊 614 通 孔 616 軌 線 617 基 材 接 合 墊 618 頂 表 面 620 基 材 626 通 孔 638 基 材 接 合 墊 700 結 構 704 半 導 體 Ηϋ 晶 方 信 號 接 合 墊 706 半 導 體 晶 方 信 號 接 合 墊 710 半 導 ρ 晶 方 718 頂 表 面 720 基 材 726 通 孔 730 通 孔 732 基 材 信 號 接 合 墊 734 信 號 接 合 線 738 基 材 信 號 接 合 墊 740 信 號 接 合 線 760 嵌 入 電 感 器 762 端 子 764 丄山 子 (請先閲讀背面之注意事項再填寫本頁) -,;衣·
、1T 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -13- 558921 A7 B7 五、發明説明（d 經濟部智慈財產局員工消費合作社印奴 766 信 號 接 合 線 768 基 材 信 號 接 合 墊 770 區 段 寬 度 772 信 號 接 合 線 774 半 導 體 晶 方 信 號 接 合 墊 778 側部 780 側 部 782 端 子 784 端 子 794 長 度 800 結 構 804 半 導 體 晶 方 信 號 接 合 墊 808 半 導 體 晶 方 接 地 接 合 墊 810 半 導 a* 體 晶 方 811 晶 方 接 合 墊 812 晶 方 接 合 物 813 銲 劑 罩 幕 814 基 材 下 接 合 1¾ 域 815 銲 劑 罩 幕 816 下 接 合 線 817 支 撐 墊 818 頂 表 面 820 基 材 822 厚 度 (請先閱讀背面之注意事項再填寫本頁) i·
、1T 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -14- 558921 A7 B7 五、發明説明（d 經濟部智慈財產局8工消资合作社印製 824 底 表 面 828 通 孔 832 基 材 信 號 接 合 墊 834 信 號 接 合 線 847 銲 劑 848 散 熱 器 850 印 刷 電 路 板 851 通 孔 金 屬 區 段 853 互 聯 金 屬 區 段 855 通 孔 金 屬 區 段 857 互 聯 金 屬 區 段 859 通 孔 金 屬 區 段 861 互 聯 金 屬 段 863 通 孔 金 屬 區 段 865 互 聯 金 屬 段 867 通 孔 金 屬 區 段 869 互 聯 金 屬 區 段 871 通 孔 金 屬 區 段 873 互 聯 金 屬 區 段 8 7.5 通 孔 金 屬 區 段 877 互 聯 金 屬 段 879 通 孔 金 屬 段 881 基 材 信 號 接 合 墊 883 電 感 器 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -15- 經濟部智懇財產局8工消资合作社印製 558921 A7 ___B7 五、發明説明（^ 發明詳細說明 本發明是針對具有嵌入電感器的無引線晶片載體之結 構及製造方法。以下的說明含有與本發明的各實施例及實 例有關之特定資訊。專精於此技藝的人可以知道，本發明 能夠由與此申請案特別討論者不同的方式實施。此外，本 發明的某些特定細節並未討論，以免模糊本發明。未在本 發明中說明的特定細節是一般專精於此技藝的人所能理解 者。 本發明中的圖與它們的附帶詳細說明純係針對本發明 的實施例。爲了維持簡潔，使用本發明的原則之本發明的 其他實施例未在本申請案中特別說明，且未由此圖特別繪 7[ν 0 圖1中的結構100繪示一依據本發明的實施例之示範 性結構的剖視圖。結構100顯示成爲接合至圖1中的印刷 電路板（“PCB”）150。參考結構100，半導體晶方110由晶 方接合物112接合至晶方接合墊111。注意，在本申請案 中，諸如半導體晶方110的「半導體晶方」也稱爲「晶片 」或「半導體晶片」。晶方接合墊111可以是AUS- 5銲 劑罩幕，且它（β卩，晶方接合墊111)意指在半導體晶方 11 0正下方的銲劑罩幕區段。銲劑罩幕的形成與圖案化在 本發明的後部分中將更詳細討論。然而，晶方接合墊111 可以包括銲劑罩幕以外的材料。晶方接合墊111的厚度可 以是-例如-10.0至30.0微米。晶方接合物112可包括 充塡銀的環氧樹脂或b i s m a 1 e m i d e。通常，晶方接合物11 2 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -裝 訂 線 * » (請先閲讀背面之注意事項再填寫本頁) -16- 經濟部智懇財產局ϋ貝工消費合作社印製 558921 A7 B7 五、發明説明（Λ 可以是導電或電絕緣、熱固粘性或其組合。然而，在本發 明的本實施例中，晶方接合物1 1 2可導電及導熱。 銲劑罩幕11 3施加至基材1 20的頂表面11 8。銲劑罩 幕113的厚度可以是-例如-10.0至30.0微米。銲劑罩 幕113可以是AUS - 5 ;然而，銲劑罩幕113可以包括其 他材料。銲劑罩幕11 5施加至基材1 20的底表面1 24。銲 劑罩幕115的厚度可以是-例如-10.0至30.0微米。銲 劑罩幕11 5也可以是AUS - 5 ;然而，銲劑罩幕11 5可以 包括其他材料。支撐墊11 7製造於基材1 20的頂表面11 8 上，且在一實施例中，支撐墊117可以是銅。然而，支撐 墊11 7可以包括其他金屬。例如，支撐墊11 7可以是鋁、 鉬、鎢或金。注意，在本發明之一實施例中，半導體晶方 110可以直接焊接至支撐墊117。將參考圖5,進一步說 明支撐墊11 7的製造如下。 基材下接合區域114製造於基材120的頂表面118上 。在圖1的結構100中，基材下接合區域114可以包括鍍 鎳的銅。基材下接合區域114可以又包括一在鍍鎳的銅上 方的鍍金層。然而，基材下接合區域1 1 4可以包括其他金 屬。例如，基材下接合區域114可以是鋁、鉬、鎢或金。 將參考圖5，進一步說明基材下接合區域114的製造如下 。下接合線116的第一端部接合至半導體晶方110上的半 導體晶方接地接合墊108。下接合線116的第二端部接合 至基材下接合區域11 4。下接合線1 1 6可以是金，或可包 括其他金屬，諸如鋁。下接合線116的直徑可以約爲30.0 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） ^ 裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) -17- 經濟部智慧財產局員工消費合作社印製 558921 A7 B7 五、發明説明（^ 微米，或選擇其他直徑。 基材120可以包括一個二層有機層壓物，諸如四氟乙 烯。然而，基材120可以包括其他有機材料，諸如FR4基 的層壓物。在本發明的一實施例中，基材1 20可以是陶瓷 材料。在圖1的結構100中，基材120的厚度122約爲 200.0微米；然而，在本發明的其他實施例中，基材120 的厚度可以不同。 續圖1，通孔128(也稱爲第一複數通孔）與通孔126 及通孔130(也稱爲第二複數通孔）坐落於基材120中。通 孔126、通孔130與通孔128自基材120的頂表面Π8延 伸至底表面124。通孔126、通孔130與通孔128可以包 括一導熱材料。通孔126、通孔130與通孔128可以包括 銅，實際上，在示範性結構100中，通孔126、通孔130 與通孔128由銅充塡。然而，通孔126、通孔130與通孔 1 28能夠由其他金屬充塡，不會偏離本發明的範疇。在本 發明的另一實施例中，通孔126、通孔130與通孔128可 能不完全由一金屬充塡。通常，通孔128、通孔126、通 孔1 30具有類似的結構。如此，及藉由一闡釋的例子，將 參考圖2A與2B，特別是針對虛線142環繞的區域（其對 應於圖2B中的虛線242環繞的區域），更詳細說明示範性 通孔126的結構。 如圖1所示，信號接合線1 34的第一端部接合至半導 體晶方110上的半導體晶方信號接合墊104。信號接合線 1 34的第二端部接合至基材信號接合墊1 32。信號接合線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) Γ- !\裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) -18- 經濟部智慈財產局S工消費合作社印製 558921 A7 B7 五、發明説明（ 1 34可以是金，或者，可以包括其他金屬，諸如鋁。信號 接合線134的直徑可以是30.0，或可選擇其他直徑。又如 圖1所示，信號接合線140的第一端部接合至半導體晶方 1 10上的半導體晶方信號接合墊106。信號接合線140的 第二端部接合至基材信號接合墊138。信號接合線140可 以是金，或者，可以包括其他他金屬，諸如鋁。信號接合 線140的直徑可以是30.0，或可選擇其他直徑。 圖1中，基材信號接合墊132製造於基材120的頂表 面118上。在結構100中，基材信號接合墊132可以包括 鍍鎳的銅。基材信號接合墊1 32可以又包括一在鍍鎳的銅 上方的鍍金層。然而，基材信號接合墊132可以包括其他 金屬。例如，基材信號接合墊1 32可以是鋁、鉬、鎢或金 。將參考圖5，進一步說明基材信號接合墊132的製造如 下。在圖1的結構100中，基材信號接合墊132重疊於通 孔130。在本發明的另一實施例中，基材信號接合墊132 並非重疊於通孔130，而是「頂靠」於通孔130。 類似於基材信號接合墊132，基材信號接合墊138製 造於基材120的頂表面118上。在結構100中，基材信號 接合墊1 3 8可以包括鍍鎳的銅。基材信號接合墊1 3 8可以 又包括一在鍍鎳的銅上方的鍍金層。然而，基材信號接合 .墊1 3 8可以包括其他金屬。例如，基材信號接合墊1 3 8可 以是鋁、鉬、鎢或金。將參考圖5，進一步說明基材信號 接合墊1 3 8的製造如下。在結構1 00中，基材信號接合墊 138重疊於通孔126。在本發明的另一實施例中，基材信 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^ Γ-裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) -19- 經濟部智慧財產局員工消費合作社印製 558921 A7 _B7_ 五、發明説明（θ 號接合墊138頂靠於通孔126。 又如圖1所示，岸面144製造於基材120的底表面 124上。在結構1〇〇中，岸面144可以包括銅；然而，岸 面144可以包括其他金屬，例如，鋁、鉬、鎢或金。將參 考圖5，進一步說明岸面144的製造如下。岸面144由銲 劑147接合至印刷電路板（“PCB”）150。然而，此技藝中習 知的其他方法可以用於接合岸面144至印刷電路板1 50。 在結構1〇〇中，岸面144重疊於通孔126。在本發明的另 一實施例中，岸面144並非重疊於通孔126，而是「頂靠 」於通孔12 6。 類似於岸面144，岸面146製造於基材120的底表面 124上。在結構1〇〇中，岸面146可以是銅。然而，岸面 146可以包括其他金屬，例如，鋁、鉬、鎢或金。將參考 圖5’進一步說明岸面144的製造如下。在圖1的結構 1〇〇中，岸面146由銲劑147接合至印刷電路板150。然 而，此技藝中習知的其他方法可以用於接合岸面1 46至印 刷電路板150。在結構100中，岸面146重疊於通孔130 。在本發明的另一實施例中，岸面144可以頂靠於通孔 126 ° 又如圖1所示，散熱器148製造於基材120的底表面 124上。在結構1〇〇中’散熱器148可以是銅。然而，散 熱器148可以包括其他金屬，例如，鋁、鉬、鎢或金。在 示範性結構100中，散熱器148由銲劑147接合至印刷電 路板1 5 0。然而，此技藝中習知的其他方法可以用於接合 本紙張尺度適财關家辟（CNS ) A4規格（21GX297公釐)~一 ^ ^裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) -20- 經濟部智慈財產局員工消費合作社印製 558921 A7 B7 五、發明説明（ιέ 散熱器148至印刷電路板150。將參考圖5，進一步說明 散熱器148的製造如下。 圖2Α顯示圖2Β中的區域242之頂視圖，其對應於 圖1的區域142。特別地，基材220、通孔226與基材信 號接合墊238個別對應於圖1的基材120、通孔126與基 材信號接合墊138。圖2Α也顯示通孔262。通孔262在圖 1中不可見，圖1是沿著圖2Α的線1 - 1之剖視圖。然而 ，通孔262在圖2Β中可見，因爲圖2Β是沿著圖2Α的線 Β - Β之剖視圖。將參考圖2Β，詳細討論通孔226、接合 墊238與通孔262如下。 圖2Β顯示沿著圖2Α的線Β - Β之區域242的剖視圖 。然而，圖1中的區域142顯示沿著圖2Α的線1 - 1之剖 視圖。特別地，頂表面218、基材220、底表面224、通 孔226、基材信號接合墊23 8與岸面244個別對應於圖1 的頂表面1 18、基材120、底表面124、通孔126、基材信 號接合墊138與岸面144。 圖2Β中，岸面墊厚度25 2可以是約12.7至3 0.0微米 。通孔鑽挖直徑254可以是150.0微米，而接合墊厚度 256可以是約12.7至30.0微米。通孔壁厚258可以是約 20.0微米。通孔直徑260可以是約110.0微米。注意，爲 了容易繪示起見，圖2Α與2Β中的各種尺寸未依比例繪 出。 通孔226的製造開始於基材220。在本發明的一實施 例中，銅可以層壓於基材220的頂表面218與底表面224 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I M 訂™- 線 (請先閱讀背面之注意事項再填寫本頁) -21 - 經濟部智恶財產局8工消f合作社印製 558921 A7 B7 五、發明説明（d 上。層壓於基材220的頂表面218與底表面224上之銅的 厚度可以是-例如-15.0微米。然而，其他金屬可以層壓 於基材220的頂表面218與底表面224上。例如，層壓於 基材220的頂表面218與底表面224上的金屬可以是鋁、 鉬、鎢或金。其次，具有通孔鑽挖直徑254的通孔開口是 在一預定位置鑽穿基材220。然後，基材220鍍銅，以在 對應於通孔壁厚258的通孔開口內部產生一層銅。然而， 基材220可以由其他金屬噴鍍。於是，製造具有通孔直徑 262的通孔226，如圖2A與2B所示。通孔226具有圖2A 與2B所示的通孔直徑262。上述製造通孔226的過程也 可用於圖1的結構100中之通孔130與通孔128的製造。 圖3的結構300繪示一依據本發明的示範性結構在「 鋸切分離」步驟完成以後的頂視圖，簡言之，「鋸切分離 」步驟涉及切割基材120(圖1)，以達成一「分離」的結 構，諸如圖1的結構100，其對應於圖3的結構300。鋸 切分離步驟是參考圖5更詳細說明的過程中之最後的步驟 之一。於是，結構300包括對應於圖1的基材120之基材 3 20。然而，對比於圖1的結構100，在結構300中，基 材接合墊頂靠-而非重疊-於通孔。例如，基材信號接合 墊33 8顯示成爲頂靠-而非重疊-於通孔326。此對比於 圖1的基材信號接合墊138，其顯示成爲重疊-而非頂 靠-於通孔126。繼續針對結構300，接合線340的第一 端部接合至基材信號接合墊3 3 8。接合線340的第二端部 接合至半導體晶方310上的半導體晶方信號接合墊306。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -------Μ--裝------1Τ------^ (請先閲讀背面之注意事項再填寫本頁) -22- 經濟部智慧財產局員工消費合作社印製 558921 A7 B7 —— -- — 11 五、發明説明（^ 注意，在圖3中，只繪示通孔326、基材信號接合墊338 、接合線340與半導體晶方信號接合墊306 ’以保持簡潔 〇 圖3之結構300的形狀可以是正方形。例如，在分離 的結構300中之基材320的側部384與側部3 86可以各爲 4.0公厘。舉其他例子’其他正方形「封裝體尺寸」可以 是5.0公厘乘5.0公厘、6.0公厘乘6.0公厘或7.0公厘乘 7.0公厘。在另一實施例中，結構300的形狀可以是矩形 。矩形實施例的「封裝體尺寸」可以是3.9公厘乘4.9公 厘。舉其他例子，矩形實施例的其他「封裝體尺寸」可以 是4.4公厘乘6·5公厘或4.4公厘乘7.8公厘。 圖4的結構400繪示依據本發明之一實施例的示範性 結構在「鋸切分離」步驟完成以後的底視圖。結構400包 括對應於圖1的基材120之基材420。然而，對比於圖1 的結構1〇〇，在結構400中，岸面頂靠-而非重疊-於通 孔。例如，岸面444顯示成爲頂靠-而非重疊-於通孔 426。此對比於圖1的岸面144，其顯示成爲重疊-而非 頂靠-於通孔1 26。此外，連接岸面與通孔至一散熱器的 軌線-諸如圖4中的軌線414、430、436與442 -未顯示 於圖1的結構100。 現在’更詳細討論圖4。圖4顯示基材420的底表面 424。岸面412、42 8、43 2、440與444個別頂靠於通孔 402、425、434、43 8與426。軌線414連接通孔402與散 熱器448。軌線436連接通孔434與散熱器448。軌線430 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ---------^ 裝------1Τ------^ (請先閲讀背面之注意事項再填寫本頁) -23- 經濟部智慧財產局員工消費合作社印製 558921 A7 _B7_ 五、發明説明（2；| 連接岸面428與散熱器448。軌線442連接岸面440與散 熱器448。所以，通孔402、425、434、438個別由軌線 414、430 ' 43 6與442連接至散熱器448。在圖4的示範 性實施例中，「岸面間距」445可以是-例如-500.0微 米，且「岸面寬度」446可以是-例如-250.0微米。注 意，在圖4中，只特殊討論通孔402、425、426、434、 438及岸面412、428、432、440與444，以保持簡潔。在 另一實施例中，完全未使用「接地軌線」，諸如圖4中的 軌線414、43 0、43 6與442。如此，圖4中的岸面412、 42 8、43 2與440將不接地，諸如圖4中的散熱器448，但 將充當一般的「信號」岸面。 參考圖5，現在討論一過程之一例子，圖1中的結構 100是藉由該過程而製造。過程開始於步驟502。在步驟 504，通孔開口鑽在一銅層壓基材條中。例如，該條可以 是銅層壓基材的1 8吋乘24吋嵌板。圖1中的基材1 20對 應於銅層壓基材條之一區段。典型上，複數單元的結構 1 00組合於銅層壓基材條上。在組合過程的後段步驟中， 結構1 00的複數組合單元分離成爲個別的單元。鑽在銅層 壓基材中的通孔開口之直徑可以是約150.0微米。 典型上，使用複數鑽石鑽頭，一次鑽出全部通孔開口 。在步驟506，通孔開口的側壁在一無電的噴鍍浴中由銅 噴鑛。在背景方面，無電的噴鍍意指一種噴鍍方法，其涉 及藉由還原化學浴，將諸如銅、鎳、銀、金或鈀的金屬沈 積於各種材料的表面上。無電的噴鍍浴之結果，通孔在銅 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） .^衣 訂 I I 線 (請先閲讀背面之注意事項再填寫本頁) -24 - 經濟部智慈財產局員工消費合作社印製 558921 A7 B7 五、發明説明（j 層壓基材的頂與底表面之間提供導電與導熱。在一實施例 中’於無電的噴鍍過程完成以後，通孔直徑-諸如.圖2 B 中的通孔直徑260 -是約110.0微米。 在步驟5 0 8，通孔開口由銅充塡。添加額外的銅至通 孔開口會藉由提供更大的剖面積以用於熱流而增加通孔的 熱傳導率。而且，提供更大的剖面積以用於電流會增加通 孔的導電率。在本實施例中，通孔開口由銅部分（或幾乎 完全）充塡，而在其他實施例中，通孔開口由銅完全充塡 。在本發明之一實施例中，通孔由鎢充塡。在該實施例中 ，充塡鎢的通孔足夠強，以允許直接接合至通孔。 在步驟510，一罩幕用於將基材的頂與底表面上的金 屬化層之導體圖案化。在此示範性實施例中，金屬化層可 以是銅。在步驟5 1 2，多餘的銅被蝕除，在基材的頂與底 表面上獲得一已界定的金屬互聯或金屬軌線圖案，也稱爲 印刷電路。例如，在圖4的結構400中，一在底表面424 上的圖案化金屬化層特別包含散熱器448、岸面412、418 、428、43 2 與 440 及軌線 414、430、436 與 442。 在步驟5 14，銲劑罩幕施加至基材的頂與底表面，以 遮蓋基材的頂與底表面上之暴露的圖案化銅。銲劑罩幕改 進將半導體晶方固定至基材頂表面的晶方接合物之粘結品 質。例如，在圖1的結構100中，銲劑罩幕113改進將半 導體晶方110固定至基材120頂表面118的晶方接合物 11 2之粘結品質。銲劑罩幕也防止基材信號接合墊、基材 下接合區域與岸面的污染。 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X 297公釐） ^ 訂 I n ^ (請先閲讀背面之注意事項再填寫本頁) -25- 558921 A7 B7 五、發明説明（ 在步驟5 1 6，銲劑罩幕被蝕除，以暴露將發生接合與 焊接之印刷電路區域中的銅。例如，銲劑罩幕被蝕除，以 暴露圖1中的基材下接合區域114、基材信號接合墊132 與138、岸面144與146及散熱器148。在步驟518，在將 發生接合與焊接之印刷電路區域中之暴露的銅是由一層鎳 噴鍍，接著，一層金噴鍍於鍍鎳的銅之頂部。金/鎳噴鍍 保護暴露的銅，以防氧化。而且，金/鎳噴鍍製備暴露的 銅，以接合於印刷電路的接合墊與基材下接合區域，諸如 圖1的基材信號接合墊132與138及基材下接合區域114 。此外，金/鎳噴鍍製備暴露的銅，以焊接於印刷電路岸 面與散熱器，諸如圖1的岸面144與146及散熱器148。 在步驟520，一半導體晶方由晶方接合材料接合至晶 方接合墊。在圖1的結構100中，例如，半導體晶方1 10 由晶方接合物1 1 2接合至晶方接合墊1 11。如上述，晶方 接合墊111可以是AUS- 5銲劑罩幕（即，晶方接合墊111) ，且它意指在半導體晶方110正下方的銲劑罩幕的區段。 晶方接合材料-例如，圖1所示的接合物11 2 -可以包括 充塡銀的環氧樹脂或bismalemide。通常，晶方接合材料 可以是導電或電絕緣、熱固粘性或其組合。在發明的另一 實施例中，半導體晶方可以直接焊接至一支撐墊，諸如圖 1中的支撐墊1 1 7。 在步驟522，於半導體晶方接合墊（諸如圖1中的半 導體晶方信號接合墊1〇4與106)與印刷電路接合墊（諸如 圖1中的基材信號接合墊132與138)之間執行線接合。在 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 -26- 經濟部智慧財產苟8工消費合作社印製 558921 A7 _B7 ___ 五、發明説明（ 圖3的結構300中，例如，線接合是在半導體晶方接合墊 3 06與基材信號接合墊33 8之間執行。在圖1的結構1〇〇 中，用於線接合的接合線-諸如信號接合線1 34與140 -可以包括金。在步驟524，半導體晶方與接合線-諸如圖 1中的半導體晶方110、信號接合線134與140及下接合 線116 -囊封於一適當的鑄模化合物中。鑄模化合物提供 保護，以防在接續的製造過程及使用期間之化學污染或物 理損害。鑄模化合物可以包括-例如-各種化學化合物， 諸如多功能環氧樹脂、酚醛淸漆與雙苯基樹脂或其組合。 在步驟526，含有結構1〇〇之複數組合單元的條被鋸 切分離成爲個別的單元。在鋸切分離時，結構1 00之個別 組合單元是自含有結構1 00之複數組合單元的條切割，以 獲得大量結構，諸如結構100。注意，參考圖5所說明的 過程只是製造圖1的結構100之方法之一。也注意，整個 方法或參考圖5所討論的每一個別步驟之變化與修改對於 一般專精於此技藝的人而言是顯而易知的。在步驟528， 製造圖1的結構100之示範性過程結束。 圖6中的結構600繪示一依據本發明的示範性結構在 完成「鋸切分離」步驟以後的頂視圖。然而，半導體晶方 與接合線未顯示於圖6。結構600包括對應於圖1之基材 120的基材620。然而，對比於圖1的結構1〇〇，在結構 600中，基材接合墊藉由軌線連接至通孔。例如，軌線 610連接基材信號接合墊63 8與通孔626。做一對比，在 圖1的結構100中，接合墊重疊於通孔。例如，圖1中， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 線 -27- 經濟部智慈財產局K工消費合作社印製 558921 A7 _B7_ 五、發明説明（2¾ 基材信號接合墊138重疊於通孔126。 圖6顯示基材620的頂表面618。軌線604連接基材 接合墊606與通孔602。如上述，軌線610連接基材接合 墊638與通孔626。軌線616連接基材接合墊617與通孔 6 14。圖6也顯示晶方接合墊611的頂視圖。注意，圖6 中只繪示通孔602、626與614、軌線604、610與616及 基材接合墊606、617與63 8，以保持簡潔。 在圖6的結構600中，通孔602坐落於晶方接合墊 611的附近。通孔602可以連接至一共同的接地連接（圖6 中未顯示），諸如圖1之結構100中的支撐墊117。通孔 614坐落於晶方接合墊611的隅角。在結構600中，通孔 614可以連接至一共同的接地連接，圖6中未顯示，諸如 圖1中的結構100之支撐墊117。在圖6的結構600中， 「周緣」通孔-諸如通孔626 -典型上充當「信號」通孔 〇 如上述，在圖6的結構600中，軌線604、610與616 個別連接基材接合墊606、638與617至通孔602、626與 614。軌線604、610與616具有不同的長度。如圖6所見 ，基材接合墊606、63 8與617個別和通孔602、626與 6 14相隔不同的距離。而且，軌線604與軌線61 6具有不 同的寬度。如此，圖6的結構600在各種基材接合墊與通 孔位置、軌線長度及軌線寬度的使用提供設計彈性。 圖7中的結構700繪示依據本發明之一實施例的示範 性結構在「鋸切分離」步驟完成以後的頂視圖。結構700 本紙張尺度適用中國國家標準（CNS)A4規格（ 210X297公釐） .^1T^ (請先閲讀背面之注意事項再填寫本頁) -28- 經濟部智魅財產局8工消費合作社印製 558921 A7 B7 五、發明説明（2έ 包括對應於圖1之基材120的基材720。然而，對比於圖 1的結構100，結構700包含基材720之頂表面718上的 嵌入電感器7 6 0。對比於圖1的結構1 0 0，在結構7 〇 〇中 ，基材接合墊頂靠-而非重疊-於通孔。例如，基材信號 接合墊7 3 8顯示成爲頂靠-而非重疊_於通孔7 2 6。此對 比於圖1的基材信號接合墊138，其顯示成爲重疊-而非 頂靠-於通孔126。 現在，更詳細討論圖7，半導體晶方710藉由一在基 材7 20頂表面718上的晶方接合材料接合至一晶方接合墊 。晶方接合墊與晶方接合材料在圖7中未顯示。基材720 可以包括一個二層有機層壓物，諸如聚四氟乙烯。然而， 基材720可以包括諸如FR4基的層壓物之其他有機材料。 在一實施例中，基材720可以是陶瓷材料，諸如氧化鋁 (Ah〇〇。在圖7的結構700中，基材720的厚度可以約爲 100.0至150.0微米；然而，在本發明的其他實施例中， 基材720的厚度可以不同。 也如圖7所示，信號接合線734的第一端部接合至半 導體晶方710上的半導體晶方信號接合墊704，信號接合 線7 34的第二端部接合至基材信號接合墊732。信號接合 線740的第一端部接合至半導體晶方7丨〇上的半導體晶方 信號接合墊706，信號接合線740的第二端部接合至基材 信號接合塾7 3 8。信號接合線734與740個別對應於圖1 的結構1 00中的信號接合線1 34與140，且大體上包括和 信號接合線1 34與140相同的材料。信號接合線734與 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公f ) ^ ^裝 II 訂 II 線 "** (請先閱讀背面之注意事項再填寫本頁) -29- 558921 經濟部智慈財產局S工消費合作社印製 A7 ____B7__五、發明説明（ 740可以包括金或其他金屬，諸如鋁。信號接合線734與 7 40的直徑可以是30.0微米，或可選擇其他直徑。 圖7中’基材信號接合墊732與738製造於基材720 的頂表面718上。基材信號接合墊732與738個別對應於 基材信號接合墊132與138，且大體上包括和基材信號接 合墊132與138相同的材料。在結構700中，基材信號接 合墊73 2與7 3 8可以包括鍍鎳的銅。基材信號接合墊73 2 與73 8可以又包括一在鍍鎳的銅上方的鍍金層。然而，基 材信號接合墊7 3 2與7 3 8可以包括其他金屬，例如，基材 信號接合墊7 3 2與7 3 8可以包括鋁、鉬、鎢或金。在圖7 的結構700中，基材信號接合墊732與738個別頂靠於通 孔7 30與7 26。在本發明的另一實施例中，基材信號接合 墊732與738並非頂靠於通孔730與7 26，而是可「重疊 」於通孔7 30與726。 續圖7，通孔726與730坐落於基材720中。通孔 7 26與7 30個別對應於圖1的結構100中的通孔126與 1 3 0，且大體上包括和通孔1 2 6與1 3 0相同的材料。在結 構700中，通孔726與730可以包括銅，而實際上，在示 範性結構700中，通孔726與730由銅充塡。然而，通孔 726與7 30可以由其他金屬充塡，不會偏離本發明的範疇 〇 也如圖7所示，電感器7 60製造於基材7 20的頂表面 718上。在結構700中，電感器760可以包括諸如銅的導 體；然而，電感器760可以包括其他金屬，例如，電感器 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ~ " -30- (請先閲讀背面之注意事項再填寫本頁) .I裝. 訂 線 558921 A7 B7 _ 五、發明説明（ (請先閱讀背面之注意事項再填寫本頁) 760可以包括鋁、鉬、鎢或金。在結構700中，電感器 760是「螺旋形」電感器；然而，電感器760可以是其他 形狀，不會偏離本發明的範疇。在結構700中，電感器 7 60的長度794可以是約1.5公厘，而區段寬度770可以 是約50·0至75.0微米。構成電感器760的金屬區段（或金 屬「匝」）的厚度可以是約20.0微米。在本實施例中，電 感器760可以製造成爲具有在約0.7至15.0 ηΗ之範圍以 內的電感。然而，在本發明的其他實施例中，電感器760 的電感可以到達高至60.0至70.0 ηΗ之範圍。例如，在本 實施例中，電感器760的Q(「品質因子」）在2.0GHz時可 以約爲73.0。 經濟部智慧財產局員工消費合作社印製 在結構700中，信號接合線766的第一端部在交錯的 位置接合至電感器7 60。例如，信號接合線766的第一端 部可以接合至電感器760的端子762。另外，信號接合線 7 66的第一端部可以接合至電感器760的端子782。另一 選擇是信號接合線766的第一端部可以接合至電感器760 的端子7 8 4。信號接合線7 6 6的第二端部接合至基材信號 接合墊768。信號接合線772的第一端部接合至電感器 760的端子764，且信號接合線772的第二端部接合至半 導體晶方丨3 5虎接合塾774。 續圖7，信號接合線766與772可以是金，或可包括 其他金屬，例如鋁。信號接合線766與772的直徑可以是 30.0微米，或選擇其他直徑。在結構700中，電感器760 的端子762、764、782與784可以包括鍍鎳的銅。端子 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) -31 - 558921 Α7 Β7 五、發明説明（^ 764與766可以又包括一在鍍鎳的銅上方的鍍金層。然而 ’端子762、764、782與784可以包括其他金屬，諸如銘 、鉬、鎢或金。注意，在圖7中，只特殊討論通孔726與 730、基材信號接合墊732、738與768、半導體信號接合 墊704、7 06與774及信號接合線734、740、772與766， 以保持簡潔。 圖7之結構700的形狀可以是正方形。例如，在分離 的結構700中之基材720的側部778與側部780可以各爲 5.0公厘。舉其他例子，其他正方形「封裝體尺寸」可以 是4.0公厘乘4·0公厘、6.0公厘乘6.0公厘或7.0公厘乘 7 · 0公厘。在另一實施例中，結構7 0 0的形狀可以是矩形 。例如，矩形實施例的「封裝體尺寸」可以是3.9公厘乘 4.9公厘。舉其他例子，矩形實施例的其他「封裝體尺寸 」可以是4.4公厘乘6.5公厘或4.4公厘乘7.8公厘。 圖8中的結構800繪示依據本發明之一實施例的示範 性結構剖視圖。結構800包括基材820，其對應於結構 7 00中的基材720，也對應於圖1之結構1〇〇中的基材120 。然而，對比於圖1之結構100，結構800包括電感器 8 8 3。此外，對比於圖7之結構700，在結構800中，基 材信號接合墊重疊而非頂靠於通孔。例如，基材信號接合 墊832顯示成爲重疊而非頂靠於通孔851。此對比於圖7 的基材信號接合墊732，其顯示成爲頂靠而非重疊於通孔 730 ° 續圖8，半導體晶方810藉由晶方接合物812接合至 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X29*7公釐） (請先閲讀背面之注意事項再填寫本頁) 、11 線 經濟部智慈財產局8工消費合作社印製 -32- 經濟部智慈財產局員工消費合作社印製 558921 A7 B7 _ 五、發明説明（3¾ 晶方接合墊8 11。晶方接合墊8 11對應於圖1之結構100 中的晶方接合墊111，且大體上包括與晶方接合墊111相 同的材料。晶方接合墊811可以是AUS - 5銲劑罩幕，且 它（即，晶方接合墊811)意指在半導體晶方810正下方的 銲劑罩幕區段。然而，晶方接合墊8 11可以包括銲劑罩幕 '以外的材料。晶方接合墊811的厚度可以是-例如-10.0 至30.0微米。晶方接合物812對應於圖1之結構100中 的晶方接合物112，且大體上包括與晶方接合物112相同 的材料。晶方接合物8 1 2可以包括充塡銀的環氧樹脂或 bismalemide。通常，晶方接合物812可以是導電或電絕緣 、熱固粘性或其組合。然而，在本實施例中，晶方接合物 812可導電及導熱。 銲劑罩幕8 1 3施加至基材820的頂表面8 1 8。銲劑罩 幕8 1 3對應於圖1的結構1 〇〇中之銲劑罩幕丨丨3，且大體 上包括與銲劑罩幕11 3相同的材料。銲劑罩幕8 1 3也可以 是ΑϋS - 5 ;然而，銲劑罩幕8 1 3也可以包括其他材料。 銲劑罩幕813的厚度可以是—例如-1〇 〇至3〇.〇微米。 銲劑罩幕815施加至基材820的底表面824。銲劑罩幕 8 1 5對應於圖1的結構1 〇〇中之銲劑罩幕丨丨5，且大體上 包括與銲劑罩幕11 5相同的材料。銲劑罩幕8丨5也可以是 AUS - 5 ;然而，銲劑罩幕8 1 5也可以包括其他材料。銲 劑罩幕8 1 5的厚度可以是-例如_丨〇 · 〇至3 〇 · 〇微米。 基材820可以包括一個二層有機層壓物，諸如聚四氟 乙烯。然而，基材820可以包括諸如FR4基的層壓物之其 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2^^--- -33- (請先閲讀背面之注意事項再填寫本頁)
、1T 線 經濟部智慈財產局員工消費合作社印製 558921 A7 B7 五、發明説明（31) 他有機材料。在本發明之一實施例中，基材820可以是諸 如氧化鋁（Al2〇3)的陶瓷材料。在結構800中，基材820的 厚度822可以約爲100.0至150.0微米；然而，在本發明 的其他實施例中，基材820的厚度822可以不同。 續圖8，支撐墊817製造於基材820的頂表面818上 。支撐墊8 17對應於圖1之結構1 〇〇中的支撐墊117，且 大體上包括與支撐墊117相同的材料。在一實施例中，支 撐墊817可以是銅；然而，支撐墊817可以包括其他金屬 。例如，支撐墊817可以包括鋁、鉬、鎢或金。注意，在 本發明之一實施例中，半導體晶方8 1 0可以直接焊接至支 撐墊817。 基材下接合區域814製造於基材820的頂表面818上 。基材下接合區域8 14對應於圖1的結構1 〇〇中之基材下 接合區域114，且大體上包括與基材下接合區域i14相同 的材料。基材下接合區域8 14可以包括鍍鎳的銅。基材下 接合區域8 14可以又包括一在鍍鎳的銅上方的鍍金層。然 而，基材下接合區域8 1 4可以包括其他金屬，諸如鋁、鉬 、鎢或金。 也顯示於圖8，下接合線8 1 6的第一端部接合至半導 體晶方8 1 0上的半導體晶方接地接合墊808，且下接合線 8 1 6的第二端部接合至基材下接合區域8 14。下接合線 8 1 6對應於圖1之結構i 00中的下接合線丨丨6，且大體上 包括和下接合線11 6相同的材料。下接合線8 1 6可以是金 ’或可包括其他金屬，諸如鋁。下接合線8 1 6的直徑可以 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） I-------.Ί--裝------訂------線 (請先閲讀背面之注意事項再填寫本頁) -34 - 558921 A7 ____ _B7 _ 五、發明説明（3士 (請先閲讀背面之注意事項再填寫本頁) 是約30.0微米，或選擇其他直徑。又如圖8所示，信號 接合線834的第一端部接合至半導體晶方8 1 0上的半導體 晶方信號接合墊804，且信號接合線834的第二端部接合 至基材信號接合墊832。信號接合線834對應於圖1之結 構1 00中的信號接合線1 34，且大體上包括和信號接合線 134相同的材料。信號接合線834可以是金，或可包括其 他金屬，諸如鋁。信號接合線834的直徑可以是3 0.0微 米，或選擇其他直徑。 續圖8，基材信號接合墊832製造於基材820的頂表 面818上。基材信號接合墊832對應於圖1之結構100中 的基材信號接合墊1 32，且大體上包括和基材信號接合墊 132相同的材料。在結構800中，基材信號接合墊832可 以包括鍍鎳的銅。基材信號接合墊832可以又包括一在鍍 鎳的銅上方的鍍金層。然而，基材信號接合墊832可以包 括其他金屬，例如，鋁、鉬、鎢或金。在圖8的結構800 中，基材信號接合墊832重疊於通孔851。在本發明的另 一實施例中，基材信號接合墊832可以頂靠於通孔851。 經濟部智慈財產局8工消费合作社印製 基材信號接合墊832充當電感器883的第一端子。 也在圖8中，基材信號接合墊881製造於基材820的 頂表面8 1 8上。基材信號接合墊88 1可以包括鍍鎳的銅。 基材信號接合墊881可以又包括一在鍍鎳的銅上方的鑛金 層。然而，基材信號接合墊88 1可以包括其他金屬，例如 ，鋁、鉬、鎢或金。在圖8的結構800中，基材信號接合 墊881重疊於通孔879。在本發明的另一實施例中，基材 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ -35- 558921 A7 _B7 五、發明説明（ 信號接合墊8 8 1並非重疊於通孔8 7 9，而是「頂靠」於通 (讀先閱讀背面之注意事項再填寫本頁) 孔879。基材信號接合墊881充當電感器883的第二端子 〇 通孔828坐落於基材820中。通孔828自基材820的 頂表面818延伸至底表面824。通孔828對應於圖1的結 構100中之通孔128，且大體上包括和通孔128相同的材 料。通孔828可以包括一導熱材料。通孔828可以包括銅 ，且實際上，在示範性結構800中，通孔828由銅充塡。 然而，通孔8 2 8能夠由其他金屬充塡，不會偏離本發明的 範疇。 對比於結構700中的電感器760，其製造成爲「螺旋 形」電感器，而結構800中的電感器883製造成爲「螺線 管」結構。電感器883由互聯金屬區段853、857、861、 865、869、873 與 877 及通孔金屬區段 851、8 5 5、859、 經濟部智慧財產局員工消費合作社印製 863、867、871、875與879組成。在電感器8 8 3的第一端 部，基材信號接合墊832連接至通孔金屬區段851，在電 感器883的第二端部，基材信號接合墊881連接至通孔金 屬區段保879。互聯金屬區段857、865與873製造於基材 820的頂表面818上。互聯區段857、865與873可以包括 銅；然而，互聯區段857、865與873可以包括其他金屬 ，諸如鋁、鉬、鎢或金。又如圖8所示，互聯金屬區段 853、861、869與877製造於基材820的底表面8 24上。 互聯金屬區段853、861、869與877可以包括銅；然而， 互聯金屬區段8 5 3、861、869與877可以包括其他金屬， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -36- 558921 A7 B7___ 五、發明説明（3] 諸如鋁、鉬、鎢或金。 如圖8所示，通孔金屬區段851、855、859、863、 8 67、871、87 5與879坐落於基材820中，且自基材820 的頂表面818延伸至底表面824。通孔金屬區段851、855 、859、863、867、871、875與879可以包括一導熱與導 電材料，諸如銅，且實際上，在示範性結構800中，通孔 金屬區段 851、855、859、8 63、8 67、871、875 與 879 由 銅充塡。然而，通孔金屬區段851、855、859、863、867 、871、87 5與879能夠由其他金屬充塡，不會偏離本發 明的範疇。 又如圖8所示，散熱器848製造於基材820的底表面 8 24上。散熱器848對應於圖1的結構100中之散熱器 148，且大體上包括與散熱器148相同的材料。在結構 800中，散熱器848可以包括銅；然而，散熱器848可以 包括其他金屬，諸如銘、鉬、鎢或金。在示範性結構8 〇 〇 中，散熱器848藉由銲劑847接合至印刷電路板850。然 而，此技藝中習知的其他方法可以用於接合散熱器848至 印刷電路板8 5 0。注意，岸面-諸如圖1的結構1 〇 〇中之 岸面144與146 -未顯示於圖8的結構800中。然而，結 構800中的岸面製造於基材820的底表面824上，且大體 上包括和圖1的結構10 0中之岸面14 4與14 6相同的材料 〇 現在，將討論圖7的結構700中之電感器76〇的操作 。如上述，結構700中之電感器760製造於基材72〇的頂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) " " -37- (請先閲讀背面之注意事項再填寫本頁) 、訂 線 經濟部智慧財產场員工消费合作社印製 558921 A7 _B7__ 五、發明説明（ 表面718上。也如上述，可以藉由接合至電感器760的端 子7 64，電連接至電感器760的第一端部。可以藉由接合 至電感器760的任一端子762、782或7 84，電連接至電感 器7 60的第二端部。形成電感器760之導體-即，軌線-的長度可以藉由接合至電感器760的任一端子762、782 或7 84而改變。已知一導體的電感成比例於導體的長度。 所以，藉由在任一端子762、782或784接合至電感器760 的第二端部，可藉以改變電感器760的電感。於是，藉由 在電感器760的第二端部提供複數接合位置，結構700允 許電感器760的電感「微調」至更緊密配合一特殊用途所 需要的電感。 在本發明的另一實施例中，一電感器可以坐落於一半 導體晶方-諸如結構700中的半導體晶方710 -的下方。 在又一實施例中，另一電感器-類似於圖7的電感器 760 -可以製造於結構700中的基材720底表面上的電感 器7 60正下方。於是，一電壓器可以藉由交叉耦合電感器 7 60而形成於結構700中，而一類似的電感器製造於基材 720底底表面上的電感器760下方。交叉耦合電感器 760 -即，電感器760與製造於基材720底表面上的電感 器7 60下方之類似的電感器-可以具有相同數目或不同數 目的「匝數」。 注意，如上述，結構700保留結構100的優點與特性 ，結構700也包含嵌入電感器760。電感器760是使用類 似關聯於圖5所述的過程步驟製造，如此，過程步驟不在 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁} 4衣· 訂 經濟部智慧財產局8工消費合作社印製 -38- 558921 A7 B7 五、發明説明（3邊 此重述。注意，電感器760的製造是與結構700的剩餘元 件之製造同時發生。此外，半導體晶方信號接合墊-諸如 半導體晶方信號接合墊774 -容易連接至電感器760的端 子，諸如端子764，其充當電感器760的第一端子。也注 意，電感器760的第二端子-諸如端子762 -也可經由基 材信號接合墊片768而容易地處置。如此，電感器760的 嵌入未導致額外的製造步驟或製造成本，且導致一「內建 式」且容易處置之電感値相當大的電感器。於是，結構 700保留結構100的優點與特性，且使電感器760的利益 增力口。 現在，將討論圖8中之結構800與結構800中之電感 器8 8 3的操作。如同圖1的結構100，結構800與結構 1 00 —同共享很多優點與特性。此外，一電感器-即，電 感器883 -嵌入於結構800中。以下展現結構800的某些 特性與優點，其與結構100相同。在結構800中，下接合 線816在半導體晶方810上的半導體晶方接地接合墊808 與基材下接合區域814之間提供電接地連接。基材下接合 區域814緊鄰於半導體晶方810。藉由使基材下接合區域 814緊鄰於半導體晶方810，結構800在半導體晶方接地 接合墊808與基材下接合區域814之間提供最小長度的電 接地連接。 支撐墊8 1 7藉由提供半導體晶方接地接合墊以一大的 共用接地連接，而充當半導體晶方8 1 0的「接地平面」。 於是，半導體晶方接地墊808藉由下接合線816電連接至 本紙張尺度適用中國國家標準（CNS ) A4規格(210X29*7公釐）~ (請先閱讀背面之注意事項再填寫本頁} 訂 -線· 經濟部智慧財產局員工消費合作社印製 -39- 558921 A7 B7_ 五、發明説明（3) 基材下接合區域814，且基材下接合區域814是支撐墊 8 1 7的一部分。因爲基材下接合區域8 1 4是支撐墊8 1 7的 一部分，所以，結構800在半導體晶方接地墊808與支撐 墊817之間提供最小長度的電接地連接。而且，通孔828 電連接支撐墊817與散熱器848。於是，基材下接合區域 814、支撐墊817、通孔828與散熱器848結合，以在半導 體晶方接地墊808與散熱器848之間提供最小長度、低電 阻與低電感的接地連接。 此外，在圖8的結構800中，可以使用大量通孔828 。因爲通孔828並聯於支撐墊817與散熱器848之間，所 以，與已由單一通孔提供的電阻與電感路徑相比，它們（ 通孔828)在支撐墊817與散熱器848之間提供低很多的電 阻與電感路徑。於是，如關聯於圖1中的結構1〇〇所述者 ，利用複數通孔，諸如圖8的通孔828，結構800在支撐 墊817與散熱器848之間提供低電阻、低電感、最小長度 的電接地連接。 結構800保留結構100的優點與特性，結構800也包 含嵌入電感器8 83。電感器8 83是使用類似關聯於圖5所 述的過程步驟製造，如此，過程步驟不在此重述。然而， 注意，電感器883的製造是與結構800的剩餘元件之製造 同時發生。特別地，電感器8 8 3的製造是與支撐墊片817 、通孔828及散熱器848的製造結合。此外，信號接合 墊-諸如半導體晶方810的信號接合墊804 -容易連接至 電感器883的端子，諸如基材信號接合墊832，其充當電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 、11 -線 經濟部智慈財產局工消費合作社印製 -40- 558921 A7 B7 五、發明説明（y 感器883的第一端子。也注意，電感器883的第二端子也 可經由基材信號接合墊片881而容易地處置。如此，電感 器883的嵌入未導致額外的製造步驟或製造成本，且導致 一「內建式」且容易處置之電感値相當大的電感器。於是 ，結構800保留結構100的優點與特性，且使電感器883 的利益增加。 藉由以上的詳細說明可以明白，本發明提供具有嵌入 電感器之無引線晶片載體之結構及製造方法。本發明也將 半導體晶方產生的熱有效消散。此外，本發明提供低寄生 性及低的電感與電阻接地連接。從本發明的以上說明，顯 然，各種技術可以用於實施本發明的觀念，不會偏離它的 範疇。此外，雖然已特別參考某些實施例而說明本發明， 但一般專精於此技藝的人可以認知，可針對形式與細節加 以改變，不會偏離本發明的精神和範疇。所說明的實施例 應視爲闡釋性，而非限制性。也應該了解，本發明不限於 此處說明的特殊實施例，而是可以有很多新配置、修改與 替代物，不會偏離本發明的範疇。 於是’已說明具有嵌入電感器之無引線晶片載體之結 構及製造方法。 本紙張尺度適用中國國家榡準（CNS ) Α4規格（210Χ29?公釐） (請先閲讀背面之注意事項再填寫本頁)
、1T 線 經濟部智慧財產局員工消費合作社印製 -41 -

Claims (1)

  1. 558921 A8 B8 C8 _ D8 六、申請專利範圍 第09 1 1 1732 1號專利申請案 中文申請專利範圍無劃線替代本 (請先閱讀背面之注意事項再填寫本頁) 民國92年7月立日修正 i.一種半導體結構，包括： 一具有一用於承接晶方的頂表面之基材； 一圖案化於該基材的頂表面上之導體，該導體具有一 第一端子及一第二端子，各該第一及第二端子位在該基材 的該頂表面上，該導體的該第一端子適用於連接至一第一 基材號接合墊，該第一基材信號接合墊位在該基材的該 頂表面上，且該導體的該第二端子適用於連接至一第一晶 方信號接合墊，該第一晶方信號接合墊位在該基材的該頂 表面上； 一接合至該基材底表面之印刷電路板； 至少一在該基材中之通孔； 該至少一通孔在一第二晶方信號接合墊與該印刷電路 板之間提供電連接。 經濟部智慧財產局員工消費合作社印製 2·如申請專利範圍第1項之半導體結構，其中該晶方 是半導體晶方。 3 ·如申請專利範圍第1項之半導體結構，其中該基材 包括一有機材料。 4.如申請專利範圍第1項之半導體結構，其中該基材 包括一陶瓷材料。 5 ·如申請專利範圍第1項之半導體結構，其中該至少 本紙張尺度適用中國國家榡準（CNS ) Α4規格（210Χ297公嫠） 558921 A8 B8 C8 D8 六、申請專利範圍 一通孔在一第二基材信號接合墊與該印刷電路板之間提供 電連接，該第二基材信號接合墊電連接至該第二晶方信號 接合墊。 6. 如申請專利範圍第5項之半導體結構，其中該第二 基材信號接合墊藉由一接合線電連接至該第二晶方信號接 合墊。 7. 如申請專利範圍第1項之半導體結構，其中至少一 通孔在該第二晶方信號接合墊與一岸面之間提供電連接， 該岸面電連接至該印刷電路板。 8. 如申請專利範圍第1項之半導體結構，其中該至少 一通孔在一第一基材信號接合墊與一岸面之間提供電連接 ，該第二基材信號接合墊電連接至該第二晶方信號接合墊 ，且該岸面電連接至該印刷電路板。 9. 如申請專利範圍第8項之半導體結構，其中該第二 基材信號接合墊藉由一接合線電連接至該第二晶方信號接 合墊。 1 0.如申請專利範圍第1項之半導體結構，其中該至 少一通孔包括一導熱材料。 1 1 ·如申請專利範圍第1項之半導體結構，其中該導 體是電感器。 12. 如申請專利範圍第1 1項之半導體結構，其中該導 體的第一端子連接至該第一基材信號接合墊，且該導體的 第二端子連接至該第一晶方信號接合墊。 13. —'種半導體結構，包括： 本&張尺度適用中國國家標準（CNS ) A4規格（2ΐ〇χ297公董） 一 -2- (請先閲讀背面之注意事項再填寫本頁) 、^1 經濟部智慧財1局員工消費合作社印製 558921 A8 B8 C8 D8 六、申請專利範圍 一具有一用於承接晶方的頂表面之基材； (請先閲讀背面之注意事項再填寫本頁) 一圖案化於該基材中之導體，該導體包含一電感器， 該導體具有一第一端子及一第二端子，各該第一及第二端 子位在該基材的該頂表面上，一第一基材信號接合墊是該 導體的該第一端子，且一第二基材信號接合墊是該導體的 該第二端子； 一接合至該基材底表面之印刷電路板； 至少一在該基材中之通孔； 該至少一通孔在一晶方信號接合墊與該印刷電路板之 間提供電連接。 i4.如申請專利範圍第13項之半導體結構，其中該晶 方是半導體晶方。 1 5 .如申請專利範圍第1 3項之半導體結構，其中該基 材包括一有機材料。 16.如申請專利範圍第π項之半導體結構，其中該基 材包括一陶瓷材料。 經濟部智慧財產局員工消費合作社印製 17·如申請專利範圍第13項之半導體結構，其中該至 少一通孔在該晶方信號接合墊與一岸面之間提供電連接， 且該岸面電連接至該印刷電路板。 18·如申請專利範圍第π項之半導體結構，其中該至 少一通孔包括一導熱材料。 19·如申請專利範圍第π項之半導體結構，其中該導 體包括在該基材中的複數通孔金屬區段。 20.如申請專利範圍第19項之半導體結構，其中該導 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -3- 558921 A8 B8 C8 D8 六、申請專利範圍 體是電感器。 21 ·—種用於承接半導體晶方的半導體結構之製造方 法，該方法包括的步驟是： 在一基材中鑽出一第一孔； 以金屬充塡該第一孔，以形成一第一通孔； 將一導體圖案化於該基材的頂表面上，該導體包含一 電感器，該導體具有一第一端子及一第二端子，各該第一 及第二端子位在該基材的該頂表面上，該導體的該第一端 子適用於連接至一基材信號接合墊，該第一基材信號接合 墊位在該基材的該頂表面上，且該導體的該第二端子適用 於連接至一晶方信號接合墊，該第一晶方信號接合墊位在 該基材的該頂表面上； 將一支撐墊圖案化於該基材的頂表面上，且將一散熱 器圖案化於該基材的底表面上，該第一通孔在該散熱器與 該支撐墊之間提供電連接，該支撐墊適於承接該半導體晶 方。 22·如申請專利範圍第2 1項之方法，其中該基材包括 一有機材料。 23.如申請專利範圍第21項之方法，其中該基材包括 一陶瓷材料。 24·如申請專利範圍第21項之方法，其中又包括一將 該基材的底表面接合至一印刷電路板的步驟。 25 ·如申請專利範圍第24項之方法，其中該第一通孔 在該晶方信號接合墊與一岸面之間提供電連接，該岸面電 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公嫠） (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -4- 558921 A8 B8 C8 ______ D8 六、申請專利範圍 連接至該印刷電路板。 (請先閱讀背面之注意事項再填寫本頁) 2 6 ·如申請專利範圍第2 1項之方法，其中該第一通孔 包括一導熱材料。 2 7.如申請專利範圍第2 1項之方法，其中該導體是電 感器。 28·—種用於承接半導體晶方的半導體結構之製造方 法’該方法包括的步驟是·· 將一導體圖案化一基材中，該導體包含一電感器，該 導體具有一第一端子及一第二端子，各該第一及第二端子 位在該基材的該頂表面上，一第一基材信號接合墊是該導 體的該第一端子，且一第二基材信號接合墊是該導體的該 第二端子； 將一支撐墊圖案化於該基材的頂表面上，且將一散熱 器圖案化於該基材的底表面上，一第一通孔在該散熱器與 該支撐墊之間提供電連接，該支撐墊適於承接該半導體晶 方。 經濟部智慧財產局員工消費合作社印製 29·如申請專利範圍第28項之方法，其中該基材包括 一有機材料。 30.如申請專利範圍第28項之方法，其中該基材包括 一陶瓷材料。 3 1 ·如申請專利範圍第2 8項之方法，其中又包括一將 該基材的底表面接合至一印刷電路板的步驟。 32.如申請專利範圍第31項之方法，其中該第一通孔 在一晶方信號接合墊與一岸面之間提供電連接，該岸面電 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） -5- 558921 A8 B8 C8 D8 六、申請專利範圍 連接至該印刷電路板。 33. 如申請專利範圍第28項之方法，其中該第一通孔 包括一導熱材料。 34. 如申請專利範圍第28項之方法，其中該導體包括 在該基材中的複數通孔金屬區段。 35. 如申請專利範圍第34項之方法，其中該導體是電 感器。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -6-
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7436683B2 (en) 2006-03-17 2008-10-14 Industrial Technology Research Institute Wafer level packaging structure with inductors and manufacture method thereof

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8421158B2 (en) * 1998-12-21 2013-04-16 Megica Corporation Chip structure with a passive device and method for forming the same
US8178435B2 (en) 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US6611055B1 (en) * 2000-11-15 2003-08-26 Skyworks Solutions, Inc. Leadless flip chip carrier design and structure
JP2003007902A (ja) * 2001-06-21 2003-01-10 Shinko Electric Ind Co Ltd 電子部品の実装基板及び実装構造
EP1471575A1 (en) * 2003-04-24 2004-10-27 Samsung Electronics Co., Ltd. Rf chip carrier having inductors provided therein and method of manufacturing the same
US7026664B2 (en) * 2003-04-24 2006-04-11 Power-One, Inc. DC-DC converter implemented in a land grid array package
US6940724B2 (en) * 2003-04-24 2005-09-06 Power-One Limited DC-DC converter implemented in a land grid array package
US7414505B2 (en) 2003-05-13 2008-08-19 Samsung Electronics Co., Ltd. High frequency inductor having low inductance and low inductance variation and method of manufacturing the same
TWI236763B (en) * 2003-05-27 2005-07-21 Megic Corp High performance system-on-chip inductor using post passivation process
US7042098B2 (en) * 2003-07-07 2006-05-09 Freescale Semiconductor,Inc Bonding pad for a packaged integrated circuit
US7068138B2 (en) * 2004-01-29 2006-06-27 International Business Machines Corporation High Q factor integrated circuit inductor
DE102004020172A1 (de) * 2004-04-24 2005-11-24 Robert Bosch Gmbh Monolithischer Regler für die Generatoreinheit eines Kraftfahrzeugs
JP2005347607A (ja) * 2004-06-04 2005-12-15 Olympus Corp 固体撮像装置、固体撮像素子チップ及びパッケージ
US7064279B2 (en) * 2004-09-23 2006-06-20 Motorola, Inc. Circuit board having an overlapping via
JP4972306B2 (ja) * 2004-12-21 2012-07-11 オンセミコンダクター・トレーディング・リミテッド 半導体装置及び回路装置
US20060186535A1 (en) * 2005-02-23 2006-08-24 Visteon Global Technologies, Inc. Semi-conductor die mount assembly
DE102005021991A1 (de) * 2005-05-09 2006-11-16 Dr. Johannes Heidenhain Gmbh Optoelektronische Anordnung und Verfahren zu deren Herstellung
US7345366B2 (en) * 2005-05-18 2008-03-18 Industrial Technology Research Institute Apparatus and method for testing component built in circuit board
AU2007212917B2 (en) * 2006-02-10 2010-03-18 Innovatech., Ltd Circuit board and radiating heat system for circuit board
US8368501B2 (en) 2006-06-29 2013-02-05 Intel Corporation Integrated inductors
JP4919761B2 (ja) * 2006-10-27 2012-04-18 日東電工株式会社 配線回路基板および電子部品装置
US20090189727A1 (en) * 2008-01-29 2009-07-30 Inventec Corporation Inductor device
US7956446B2 (en) * 2008-05-13 2011-06-07 Infineon Technologies Ag Semiconductor device and method
SE534510C2 (sv) 2008-11-19 2011-09-13 Silex Microsystems Ab Funktionell inkapsling
US9433105B2 (en) * 2009-08-25 2016-08-30 International Business Machines Corporation Method of fabricating printed circuit boards
US20110048775A1 (en) * 2009-08-31 2011-03-03 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
KR101096041B1 (ko) 2009-12-10 2011-12-19 주식회사 하이닉스반도체 반도체 패키지
JP5318797B2 (ja) * 2010-02-23 2013-10-16 新光電気工業株式会社 実装基板および半導体装置
FR2964790A1 (fr) * 2010-09-13 2012-03-16 St Microelectronics Grenoble 2 Composant et dispositif semi-conducteur munis de moyens de dissipation de chaleur
KR101289186B1 (ko) * 2011-04-15 2013-07-26 삼성전기주식회사 인쇄회로기판 및 그 제조방법
CN102800639B (zh) * 2011-05-27 2016-12-14 阿尔特拉公司 混合集成封装结构
US8969985B2 (en) 2011-08-30 2015-03-03 Infineon Technologies Ag Semiconductor chip package and method
US20130087921A1 (en) * 2011-09-19 2013-04-11 Infineon Technologies Ag Semiconductor Arrangement for Galvanically Isolated Signal Transmission and Method for Producing Such an Arrangement
JP6230777B2 (ja) * 2012-01-30 2017-11-15 新光電気工業株式会社 配線基板、配線基板の製造方法、及び発光装置
US8908383B1 (en) * 2012-05-21 2014-12-09 Triquint Semiconductor, Inc. Thermal via structures with surface features
JP6021504B2 (ja) * 2012-08-08 2016-11-09 キヤノン株式会社 プリント配線板、プリント回路板及びプリント回路板の製造方法
KR20140021910A (ko) * 2012-08-13 2014-02-21 삼성전기주식회사 코어기판 및 이를 이용한 인쇄회로기판
US9035194B2 (en) * 2012-10-30 2015-05-19 Intel Corporation Circuit board with integrated passive devices
US20140167900A1 (en) 2012-12-14 2014-06-19 Gregorio R. Murtagian Surface-mount inductor structures for forming one or more inductors with substrate traces
US9474166B2 (en) * 2012-12-21 2016-10-18 Canon Kabushiki Kaisha Printed wiring board, printed circuit board, and method for manufacturing printed circuit board
US9554453B2 (en) * 2013-02-26 2017-01-24 Mediatek Inc. Printed circuit board structure with heat dissipation function
US9167691B2 (en) * 2013-04-16 2015-10-20 Identive Group, Inc. Dual interface module and dual interface card having a dual interface module manufactured using laser welding
US9767957B2 (en) * 2013-08-12 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a tunable three dimensional inductor
GB2520952A (en) * 2013-12-04 2015-06-10 Ibm Flip-chip electronic device with carrier having heat dissipation elements free of solder mask
US9245940B2 (en) * 2014-02-12 2016-01-26 Qualcomm Incorporated Inductor design on floating UBM balls for wafer level package (WLP)
TWI543308B (zh) * 2014-04-16 2016-07-21 Viking Tech Corp Electronic packaging structure and its ceramic substrate
DE102015217231A1 (de) * 2014-09-09 2016-03-10 Ceramtec Gmbh Mehrlagenkühler
US20180285706A1 (en) * 2015-10-06 2018-10-04 Thin Film Electronics Asa Electronic Device Having an Antenna, Metal Trace(s) and/or Inductor With a Printed Adhesion Promoter Thereon, and Methods of Making and Using the Same
WO2019066868A1 (en) * 2017-09-28 2019-04-04 Intel Corporation CROSSING INTERCONNECT HOLE STRUCTURE FOR INTEGRATED INDUCTION COIL OF HIGH DENSITY HOUSING
US11393777B2 (en) * 2017-12-29 2022-07-19 Intel Corporation Microelectronic assemblies
US11160160B1 (en) * 2020-08-06 2021-10-26 Multek Technologies Limited PCB for bare die mount and process therefore
TWI788775B (zh) * 2021-02-05 2023-01-01 恆勁科技股份有限公司 電感結構及其製法與電子封裝件及其製法暨封裝載板之製法
CN113784499A (zh) * 2021-08-05 2021-12-10 珠海市晶讯物联技术有限公司 一种针对模组散热的成品线路板及方法
US20230215810A1 (en) * 2021-12-30 2023-07-06 Advanced Semiconductor Engineering, Inc. Semiconductor package structure

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097089A (en) 1998-01-28 2000-08-01 Mitsubishi Gas Chemical Company, Inc. Semiconductor plastic package, metal plate for said package, and method of producing copper-clad board for said package
JPS6344050A (ja) * 1986-08-08 1988-02-25 旭化成株式会社 耐力パネルの固定構造
JP2660295B2 (ja) 1988-08-24 1997-10-08 イビデン株式会社 電子部品搭載用基板
JPH04336451A (ja) * 1991-05-14 1992-11-24 Fujitsu Ltd 半導体チップの実装構造
US5506755A (en) 1992-03-11 1996-04-09 Kabushiki Kaisha Toshiba Multi-layer substrate
JP2721093B2 (ja) * 1992-07-21 1998-03-04 三菱電機株式会社 半導体装置
JP3309522B2 (ja) * 1993-11-15 2002-07-29 株式会社村田製作所 多層基板及びその製造方法
US5752182A (en) * 1994-05-09 1998-05-12 Matsushita Electric Industrial Co., Ltd. Hybrid IC
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
US5567654A (en) 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
US5646826A (en) 1995-01-26 1997-07-08 Northern Telecom Limited Printed circuit board and heat sink arrangement
US5814889A (en) 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
JPH0955459A (ja) 1995-06-06 1997-02-25 Seiko Epson Corp 半導体装置
JPH09153679A (ja) 1995-11-30 1997-06-10 Kyocera Corp 積層ガラスセラミック回路基板
US5721454A (en) 1995-12-20 1998-02-24 Intel Corporation Integrated circuit package with a plurality of vias that are electrically connected to an internal ground plane and thermally connected to an external heat slug
JPH1079623A (ja) * 1996-09-02 1998-03-24 Olympus Optical Co Ltd アンテナ素子を内蔵する半導体モジュール
JPH10242377A (ja) * 1997-02-25 1998-09-11 Hitachi Ltd 高周波電力増幅器モジュール
JP2877132B2 (ja) * 1997-03-26 1999-03-31 日本電気株式会社 多層プリント基板とその製造方法
JPH10321757A (ja) * 1997-05-22 1998-12-04 Saitama Nippon Denki Kk 電子回路モジュール
JP3650689B2 (ja) 1997-05-28 2005-05-25 三菱電機株式会社 半導体装置
US5808873A (en) 1997-05-30 1998-09-15 Motorola, Inc. Electronic component assembly having an encapsulation material and method of forming the same
JPH1167959A (ja) * 1997-08-20 1999-03-09 Nec Corp 半導体装置
DE19736962B4 (de) 1997-08-25 2009-08-06 Robert Bosch Gmbh Anordnung, umfassend ein Trägersubstrat für Leistungsbauelemente und einen Kühlkörper sowie Verfahren zur Herstellung derselben
TW430959B (en) 1998-04-22 2001-04-21 World Wiser Electronics Inc Thermal enhanced structure of printed circuit board
JP3147087B2 (ja) 1998-06-17 2001-03-19 日本電気株式会社 積層型半導体装置放熱構造
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
SG73610A1 (en) * 1998-10-07 2002-01-15 Agilent Technologies Inc Integrated circuit die with directly coupled noise suppression and/or other device
JP4287960B2 (ja) * 1998-10-09 2009-07-01 パナソニック株式会社 電気回路、半導体パッケージ及び実装体
US6265771B1 (en) 1999-01-27 2001-07-24 International Business Machines Corporation Dual chip with heat sink
US6075700A (en) 1999-02-02 2000-06-13 Compaq Computer Corporation Method and system for controlling radio frequency radiation in microelectronic packages using heat dissipation structures
JP2000236149A (ja) * 1999-02-16 2000-08-29 Nec Kansai Ltd インダクタ付き配線基板およびその製造方法
US6191477B1 (en) * 1999-02-17 2001-02-20 Conexant Systems, Inc. Leadless chip carrier design and structure
US6218729B1 (en) * 1999-03-11 2001-04-17 Atmel Corporation Apparatus and method for an integrated circuit having high Q reactive components
US6421013B1 (en) * 1999-10-04 2002-07-16 Amerasia International Technology, Inc. Tamper-resistant wireless article including an antenna

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7436683B2 (en) 2006-03-17 2008-10-14 Industrial Technology Research Institute Wafer level packaging structure with inductors and manufacture method thereof

Also Published As

Publication number Publication date
CN100394590C (zh) 2008-06-11
KR20040030966A (ko) 2004-04-09
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US6710433B2 (en) 2004-03-23
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US20020172025A1 (en) 2002-11-21

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