TW201931532A - 設有電性元件之導線架基板及其半導體組體 - Google Patents

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Abstract

本發明之導線架基板包含有一路由電路，其係設於化合物層上，並將包埋於化合物層中之電性元件電性連接至金屬引線。該化合物層填充於該些金屬引線間的空間，並提供一介電平台，以供路由電路沉積於上。該路由電路側向延伸於化合物層上，並電性耦接至電性元件及金屬引線。

Description

設有電性元件之導線架基板及其半導體組體
本發明係關於一種導線架基板及其半導體組體，尤指一種設有路由電路之導線架基板及其半導體組體，其中路由電路將包埋於化合物層中之電性元件電性耦接至金屬引線。
導線架係一種可對接置於上之半導體晶粒提供電性互連之結構。亦即，可將晶粒貼附於導線架上，接著通常再藉由打線製程，利用金或銅線，將晶粒的接合墊電性連接至導線架的引線。隨後，再使用塑封膠(plastic mold compound)，以包覆晶粒、導線架及接合線。如美國專利案號6,396,139、6,696,747、7,049,684及8,354,741中所述，就高速電路而言，導線架封裝體於高頻應用中具有多項優點，包括高熱管理能力、低成本及優異的電性效能。然而，由於蝕刻形成的導線架具有較粗的線寬及線距，故其繞線能力受限，因而被用於高引腳數元件(如球柵陣列封裝，BGA)之層壓基板快速取代，但層壓基板卻有可靠度低、散熱性差、昂貴等缺點。
有鑑於此，提供一種可提供高密度互連結構且嵌埋有電性元件之導線架基板係有利的，其可用於接置具有較佳訊號完整性之高引腳數半導體元件，且以機械可靠度及優異電性效能來看，其又同時具有金屬引線的所有優點。
本發明之一目的在於提供一種導線架基板，其於化合物層上設有路由電路，且路由電路可將包埋於化合物層內之電性元件電性耦接至複數金屬引線。該化合物層可提供環繞電性元件及金屬引線周圍之介電平台，而設於化合物層上之路由電路可提供金屬引線間及金屬引線與電性元件間之互連。
依據上述及其他目的，本發明提供一種設有電性元件之導線架基板，其包括：複數金屬引線，每一該些金屬引線具有一內端及一外端，其中該內端係朝向一預定區域，而該外端則比該內端更遠離該預定區域；一電性元件，其設於該預定區域處，且該電性元件之頂側係與該些金屬引線之頂側呈實質上共平面；一化合物層，其填充於該些金屬引線間的空間，並側向延伸超過該些金屬引線之該些內端，且延伸進入該預定區域，以包覆該電性元件，其中該化合物層之頂面與該些金屬引線之該些頂側呈實質上共平面；以及一頂部路由電路，其設於該化合物層之該頂面，並將該電性元件電性耦接至該些金屬引線之至少一者。該導線架基板更可選擇性地包括一底部路由電路，其設於化合物層之底面處，並藉由化合物層中之金屬引線或金屬化通孔，電性連接至頂部路由電路。此外，本發明更提供一種半導體組體，其包含一半導體元件電性耦接至上述導線架基板之頂部路由電路或底部路由電路。
本發明之導線架基板及其半導體組體具有許多優點。舉例來說，金屬引線可提供水平路由及導線架基板相對兩側間之垂直連接路徑。將化合物層接合至導線架之作法可提供一平台，使高解析度電路可沉積於該平台上。於化合物層上形成頂部路由電路可提高導線架基板的佈線靈活度，並可將電性元件電性耦接至金屬引線，進而可改善組體的電性效能，且可使具有細微墊間距之組件，如覆晶晶片及表面黏著元件(surface mount component)，得以組接於該導線架基板上，並藉由頂部路由電路互連至金屬引線。
本發明之上述及其他特徵與優點可藉由下述較佳實施例之詳細敘述更加清楚明瞭。
在下文中，將提供實施例以詳細說明本發明之實施態樣。本發明之優點以及功效將藉由本發明所揭露之內容而更為顯著。在此說明所附之圖式係簡化過且做為例示用。圖式中所示之元件數量、形狀及尺寸可依據實際情況而進行修改，且元件的配置可能更為複雜。本發明中也可進行其他方面之實踐或應用，且不偏離本發明所定義之精神及範疇之條件下，可進行各種變化以及調整。
[實施例1]
圖1-14為本發明第一實施例中，一種導線架基板之製作方法圖，其包括複數金屬引線、電性元件、一化合物層及一頂部路由電路。
圖1及圖2分別為導線架10之剖面示意圖及底部立體示意圖。導線架10通常是由銅合金、鋼或合金42(alloy 42)製成，其可藉由對軋製金屬條(rolled metal strip)進行濕蝕刻或沖壓(stamping/punching)製程而形成，其中軋製金屬條具有約0.15毫米至約1.0毫米之厚度範圍。在此，可由單側或雙側進行蝕刻製程，以蝕穿金屬條，進而將金屬條製成具有預定總圖案的導線架10，其包括一金屬架11及複數金屬引線13。該些金屬引線13係由金屬架11朝金屬架11內的中央區域側向延伸。因此，每一金屬引線13具有一外端131及一內端133，其中金屬引線13的外端131係一體成型地連接於金屬架11內側壁，而金屬引線13的內端133則朝內背離金屬架11。此外，本具體實施例更進一步由導線架10的底側進行選擇性半蝕刻製程。據此，金屬引線13具有階梯狀外圍邊緣，且每一金屬引線13具有一水平延伸部136及一垂直凸出部137。該垂直凸出部137係朝向下方向，由水平延伸部136的下表面凸出。
圖3及圖4分別為導線架10貼附至載膜20之剖面示意圖及底部立體示意圖。載膜20通常為膠帶，而導線架10係以其頂側101接觸載膜20而貼附至載膜20。
圖5及圖6分別為電性元件30貼附至載膜20之剖面示意圖及底部立體示意圖。電性元件30係設置於金屬架11內，且電性元件30之頂側301接觸載膜20。據此，電性元件30之頂側301與導線架10之頂側101呈實質上共平面。於本具體實施例中，電性元件30厚度係小於導線架10厚度，且電性元件30可為電阻器、電容器、電感器、或任何其他被動或主動元件。
圖7及圖8分別為形成化合物層50之剖面示意圖及底部立體示意圖。該化合物層50可透過將模製材料塗佈於金屬架11內的剩餘空間中而形成，其中模製材料可藉由膠漿印刷(paste printing)、壓模成形(compressive molding)、轉注成形( transfer molding)、液態射出成形( liquid injection molding)、旋轉塗佈(spin coating)或其他適合方式塗佈而成。接著，進行熱處理(或熱硬化製程)，使模製材料硬化，以將模製材料轉化成固態模製化合物。據此，化合物層50覆蓋電性元件30的底側303、水平延伸部136的下表面、垂直凸出部137的側壁及電性元件30的側壁。由於金屬引線13的橫截面輪廓呈階梯狀，故化合物層50可穩固地與金屬引線13相互連結，以避免金屬引線13沿垂直方向脫離化合物層50，並可避免於界面處沿垂直方向形成裂紋。於本圖示中，化合物層50之頂面501與導線架10之頂側101及電性元件30之頂側301呈實質上共平面，而化合物層50之底面503則可藉由平坦化步驟而與導線架10之底側103呈實質上共平面。
化合物層50通常包括黏結樹脂、填充材、硬化劑、稀釋劑及添加劑。本發明所使用之黏結樹脂並無特殊限制。例如，黏結樹脂可選自由環氧樹脂、酚樹脂、聚醯亞胺(polyimide)樹脂、聚胺酯(polyurethane)樹脂、矽樹脂、聚酯樹脂、丙烯酸(acrylate)樹脂、雙馬來醯亞胺(bismaleimide, BMI)樹脂及其相等物所組群組中之至少一者。黏結樹脂可於附著材與填充材間提供緊密的黏結力。黏結樹脂亦可藉由填充材的鏈狀連接，以提供導熱度。此外，黏結樹脂亦可改善模製化合物的物理及化學穩定性。
此外，本發明所使用之填充材並無特殊限制。例如，可使用導熱填充材，其選自由氧化鋁、氮化鋁、碳化矽、碳化鎢、碳化硼、二氧化矽及其相等物所組成之群組。更具體地說，若有適當的填充材分散其中，則化合物層50便可變成具有導熱性或者具有低熱膨脹係數(CTE)。舉例說明，氮化鋁(AlN)或碳化矽(SiC)具有相對高的導熱率、相對高的電阻及相對低的熱膨脹係數。據此，當化合物層50中使用該類材料作為填充材時，則化合物層50便可展現較佳的散熱效能、電絕緣效能，且其低CTE特性可避免電路或界面出現剝離或裂紋。導熱填充材的最大粒徑可為25 μm或小於25 μm。填充材的含量可於10至90重量百分比之範圍內。若導熱填充材的含量低於10重量百分比，則可能導致導熱度不足且黏度過低。低黏度表示，在塗佈或模製過程中，樹脂太過容易從工具流出，使得製程不易操作及控制。另一方面，若填充材的含量高於90重量百分比，則可能導致模製材料的接合強度下降，且黏度過高。高黏度的模製材料會因為塗佈或模製過程中，材料無法由工具流出，因而導致可操作性不佳。此外，化合物層50可包括多於一種的填充材。例如，可使用聚四氟乙烯(PTFE)做為第二填充材，以進一步改善化合物層50的電絕緣特性。總之，化合物層50較佳係具有大於1.0 GPa的彈性模數及約5 x 10-6 K-1 至15 x 10-6 K-1 範圍內的線性熱膨脹係數。
圖9及10分別為移除載膜20後的剖面示意圖及頂部立體示意圖。將載膜20從導線架10、電性元件30及化合物層50上剝離。據此，便可由上方顯露導線架10的頂側101、電性元件30的頂側301及化合物層50的頂面501。
圖11及12分別為形成頂部路由電路61的剖面示意圖及頂部立體示意圖，其係藉由如下所述的金屬圖案化沉積法製成。首先，可藉由各種技術(如電鍍、無電電鍍、蒸鍍、濺鍍或其組合)，對結構頂面進行金屬化，以形成單層或多層的導電層(通常為銅層)。該導電層可由Cu、Ni、Ti、Au、Ag、Al、其組合或其他合適的導電材料製成。一般而言，會於電鍍導電層至所需厚度前先於結構的最頂面形成晶種層，其中晶種層可由一擴散阻層及一電鍍載層(plating bus layer)所構成。該擴散阻層係用於抵消導電層(如銅)的氧化或侵蝕。於大多數的實例中，擴散阻層亦可做為下層材料的黏著加強層，並可藉由物理氣相沉積法(PVD)形成，例如，可濺鍍形成厚度約0.01 μm 至 0.1 μm的Ti或TiW層。然而，擴散阻層亦可由其他材料製成，如TaN或其他適用的材料，其厚度並不限於上述範圍。電鍍載層通常係由相同於導電層的材料製成，其厚度範圍約為0.1 μm至1 μm。舉例說明，若導電層為銅時，電鍍載層較佳為物理氣相沉積法或無電電鍍法所製成之銅薄膜。然而，電鍍載層亦可由其他適用的材料製成，如銀、金、鉻、鎳、鎢或其組合，其厚度並不限於上述範圍。
於沉積晶種層後，於晶種層上形成光阻層(圖未示)。該光阻層可藉由濕式製程(如旋塗製程)或乾式製程(如壓合乾膜)而形成。於形成光阻層後，再對光阻層進行圖案化，以形成開孔，隨後於開孔中填滿披覆金屬(如銅)，進而形成頂部路由電路61。該披覆金屬層的厚度範圍通常約為10μm至100μm。鍍上金屬後，再透過蝕刻製程，以移除顯露的晶種層，進而形成彼此電隔離的導線。於此圖示中，頂部路由電路61為具有均一厚度之頂部圖案化金屬層613，其側向延伸於化合物層50之頂面501、導線架10之頂側101及電性元件30之頂側301上。因此，頂部路由電路61便可將電性元件30電性耦接至金屬引線13。
圖13及14分別為自金屬架11分離之導線架基板100的剖面示意圖及頂部立體示意圖。藉由旋轉鋸片或裁切機器，將金屬架11切除，以打斷金屬引線13間的連接。據此，金屬引線13的外端131便位於導線架基板100的外圍邊緣處，且金屬引線13的外端131側面係與化合物層50的外圍邊緣齊平。
圖15及16分別為半導體元件71及被動元件75電性連接至圖13及14所示導線架基板100之半導體組體110的剖面示意圖及頂部立體示意圖。半導體元件71(繪示成晶片)及被動元件75係接置於化合物層50上，並電性耦接至頂部路由電路61。於此實施例中，該半導體元件71係藉由導電凸塊81，電性耦接至頂部路由電路61。
圖17及18分別為本發明第一實施例中另一態樣之導線架基板剖面示意圖及底部立體示意圖。該導線架基板120與圖13及14所示結構類似，其差異處在於，該導線架基板120更包括一底部路由電路63，其設置於化合物層50之底面503上，並電性耦接至金屬引線13。於此圖示中，該底部路由電路63為底部多層增層電路，其包括交替輪流形成的一底部介電層631及一底部圖案化金屬層633。底部介電層631通常係透過壓合或塗佈方式形成，其接觸化合物層50及金屬引線13，並由下方覆蓋並側向延伸於化合物層50及金屬引線13上。底部介電層631的厚度通常為0.5微米，其可由環氧樹脂、玻璃環氧樹脂、聚醯亞胺、或其類似物所製成。底部圖案化金屬層633係側向延伸於底部介電層631上，並包括位於底部介電層631中之金屬化盲孔634。據此，底部路由電路63可藉由嵌埋於底部介電層631中並與金屬引線13接觸之金屬化盲孔634，電性耦接至金屬引線13。
圖19為半導體元件71電性連接至圖17所示導線架基板120之半導體組體130的剖面示意圖。半導體元件71係接置於化合物層50上，並藉由導電凸塊81，電性耦接至頂部路由電路61。
圖20為本發明第一實施例中再一態樣的導線架基板剖面示意圖。該導線架基板140類似於圖13及14所示結構，其差異在於，該導線架基板140更包括一底部路由電路63及金屬化通孔65。於此圖示中，該底部路由電路63為一底部圖案化金屬層633，其係利用光微影製程金屬沉積而成，且厚度小於金屬引線13厚度。該底部圖案化金屬層633具有均一厚度，且側向延伸於化合物層50之底面503及金屬引線13之底側103上。該些金屬化通孔65延伸穿過化合物層50，並接觸頂部路由電路61及底部路由電路63，以提供頂部路由電路61與底部路由電路63間之電性連接。
圖21為半導體元件71透過導電凸塊81電性連接至圖20所示導線架基板140之半導體組體150的剖面示意圖。半導體元件71係接置於化合物層50之頂面上，並藉由頂部路由電路61，與電性元件30電性連接，且更藉由頂部路由電路61、金屬化通孔65及金屬引線13，電性連接至底部路由電路63。
圖22為本發明第一實施例中又一態樣的導線架基板剖面示意圖。該導線架基板160類似於圖13及14所示結構，其差異在於，該頂部路由電路61為頂部多層增層電路，而底部路由電路63更進一步沉積於化合物層50之底面503上。於此圖示中，該頂部路由電路61包括交替輪流形成的一頂部介電層611及頂部圖案化金屬層613，而底部路由電路63為一底部圖案化金屬層633。頂部介電層611係由上方覆蓋並側向延伸於電性元件30、化合物層50及金屬引線13上。頂部圖案化金屬層613側向延伸於頂部介電層611上，並包括嵌埋於頂部介電層611中並接觸金屬引線13及電性元件30之金屬化盲孔614。底部圖案化金屬層633係由下方側向延伸於化合物層50及金屬引線13上。據此，頂部路由電路61可藉由金屬化盲孔614，電性耦接至金屬引線13及電性元件30，而底部路由電路63則藉由金屬引線13，與頂部路由電路61電性連接。
圖23為半導體元件71電性連接至圖22所示導線架基板160之半導體組體170的剖面示意圖。半導體元件71係藉由接觸底部圖案化金屬層633之導電凸塊81，電性耦接至底部路由電路63。
[實施例2]
圖24-37為本發明第二實施例中具有導熱墊之導線架基板製作方法圖。
為了簡要說明之目的，上述實施例1中任何可作相同應用之敘述皆併於此，且無須再重複相同敘述。
圖24及圖25分別為導線架10之剖面示意圖及底部立體示意圖。於本實施例中，該導線架10類似於圖1-2所示結構，其差異在於，該導線架10更包括一導熱墊15及複數聯結桿16。該導熱墊15為一金屬墊，其位於金屬架11內之一預定區域處，且藉由聯結桿16連接至金屬架11。此外，亦可由底側對導熱墊15及聯結桿16進行選擇性半蝕刻製程。據此，聯結桿16的厚度減薄，而導熱墊15具有階梯狀外圍邊緣。該導熱墊15具有一基底部156及一柱體部157。該柱體部157的橫向尺寸小於基底部156的橫向尺寸，且柱體部157係朝向下方向由基底部156的下表面凸出。於此圖中，水平延伸部136及基底部156的上表面係相互齊平，而垂直凸出部137及柱體部157的外表面亦相互齊平。
圖26及圖27分別為導線架10貼附至載膜20之剖面示意圖及底部立體示意圖。導線架10係貼附至載膜20，使金屬引線13之水平延伸部136、導熱電15之基底部156、金屬架11及聯結桿16接觸載膜20。
圖28及圖29分別為電性元件30貼附至載膜20之剖面示意圖及底部立體示意圖。電性元件30之頂側301接觸載膜20，並與金屬引線13及導熱墊15之頂側101呈實質上共平面。
圖30及圖31分別為形成化合物層50之剖面示意圖及底部立體示意圖。該化合物層50填滿金屬引線13間的空間，並側向延伸超過金屬引線13的內端133，以覆蓋導熱墊15的側壁，並包覆電性元件30。於此圖中，該化合物層50係覆蓋水平延伸部136及基底部156的下表面，以及垂直凸出部137及柱體部157的側壁。因此，金屬引線13及導熱墊15的階梯狀外圍邊緣可與化合物層50穩固地接合，進而可避免金屬引線13及導熱墊15沿垂直方向脫離化合物層50，並可避免於界面處沿垂直方向形成裂紋。
圖32及33分別為移除載膜20後的剖面示意圖及頂部立體示意圖。將載膜20從導線架10、電性元件30及化合物層50上剝離。據此，便可由上方顯露金屬引線13之水平延伸部136、導熱墊15之基底部156及電性元件30。
圖34及35分別為藉由金屬圖案化沉積法形成頂部路由電路61的剖面示意圖及頂部立體示意圖。該頂部路由電路61為頂部圖案化金屬層613，其側向延伸於化合物層50之頂面501與金屬引線13及導熱墊15之頂側101上。因此，頂部路由電路61便可將電性元件30電性耦接至金屬引線13，並與導熱墊15熱性導通。
圖36及37分別為移除金屬架11之剖面示意圖及頂部立體示意圖。將金屬架11切除，以切斷金屬引線13外端131間的連接。因此，便可完成導線架基板200之製作，其包括金屬引線13、導熱墊15、聯結桿16、電性元件30、化合物層50及頂部路由電路61。
圖38及39分別為半導體元件71電性連接至圖36及37所示導線架基板200之半導體組體210的剖面示意圖及頂部立體示意圖。半導體元件71係接置於導熱墊15之頂側101上，並藉由接合線83，電性耦接至頂部路由電路61。
圖40為本發明第二實施例中另一態樣之導線架基板剖面示意圖。該導線架基板220與圖36及37所示結構類似，其差異處在於，該導線架基板220更包括一底部路由電路63。於此態樣中，該底部路由電路63為底部多層增層電路，其包括交替輪流形成的一底部介電層631及一底部圖案化金屬層633。該底部介電層631由下方覆蓋並側向延伸於化合物層50、金屬引線13及導熱墊15上。該底部圖案化金屬層633側向延伸於底部介電層631上，並包括接觸金屬引線13之第一金屬化盲孔635及接觸導熱墊15之第二金屬化盲孔636。因此，底部路由電路63可藉由第一金屬化盲孔635，電性耦接至金屬引線13，並藉由第二金屬化盲孔636，與導熱墊15熱性導通。
圖41為半導體元件71電性連接至圖40所示導線架基板220之半導體組體230的剖面示意圖。半導體元件71係面朝上地接置於導熱墊15上，並藉由接合線83，電性耦接至頂部路由電路61。
圖42為本發明第二實施例中再一態樣之導線架基板剖面示意圖。該導線架基板240類似於圖36所示結構，其差異在於，該導線架基板240更包括一底部路由電路63及金屬化通孔65。於此圖中，該底部路由電路63為一底部圖案化金屬層633，其由下方側向延伸於化合物層50、金屬引線13及導熱墊15上。該些金屬化通孔65延伸穿過化合物層50，並將頂部圖案化金屬層613電性連接至底部圖案化金屬層633。
圖43為半導體元件71電性連接至圖42所示導線架基板240之半導體組體250的剖面示意圖。半導體元件71係面朝上地接置於導熱墊15上，並藉由接合線83，電性耦接至頂部路由電路61。
圖44為本發明第二實施例中又一態樣之導線架基板剖面示意圖。該導線架基板260類似於圖36所示結構，其差異在於，該頂部路由電路61為頂部多層增層電路，而化合物層50之底面503上更進一步沉積一底部路由電路63。於此圖中，該頂部路由電路61包括交替輪流形成的一頂部介電層611及頂部圖案化金屬層613，而底部路由電路63為一底部圖案化金屬層633。頂部介電層611係由上方覆蓋並側向延伸於電性元件30、化合物層50、金屬引線13及導熱墊15上。頂部圖案化金屬層613側向延伸於頂部介電層611上，並包括接觸金屬引線13及電性元件30之第一金屬化盲孔615以及接觸導熱墊15之第二金屬化盲孔616。底部圖案化金屬層633係由下方側向延伸於化合物層50、金屬引線13及導熱墊15上。據此，頂部路由電路61可藉由第一金屬化盲孔615，將電性元件30電性連接至金屬引線13，並藉由第二金屬化盲孔616，與導熱墊15熱性導通，而底部路由電路63則藉由金屬引線13，與頂部路由電路61電性連接。
圖45為半導體元件71電性連接至圖44所示導線架基板260之半導體組體270的剖面示意圖。半導體元件71係由下方接置於導熱墊15，並藉由接合線83，電性耦接至底部路由電路63。
[實施例3]
圖46及47為本發明第三實施例中使用具導熱性之電絕緣墊作為導熱墊之導線架基板剖面示意圖及頂部立體示意圖。
為了簡要說明之目的，上述實施例中任何可作相同應用之敘述皆併於此，且無須再重複相同敘述。
該導線架基板300類似於圖36所示結構，其差異僅在於，該導熱墊15為具導熱性之電絕緣墊，且導線架基板300未包含一體成型地連接至導熱墊15之聯結桿。具導熱性之電絕緣墊通常係由具有高彈性模數且低熱膨脹係數(如2 x 10-6 K-1 至10 x 10-6 K-1 )之材料製成，如陶瓷、矽、玻璃或其他材料。於本實施例中，該導熱墊15為厚度實質上等於金屬引線13厚度的陶瓷墊，且頂部路由電路61更側向延伸至導熱墊15上，以於導熱墊15頂側提供電性接點。因此，該導熱墊15不僅可提供主要的熱傳導，且可對接置於上的半導體元件提供CTE補償之平台。
圖48及49分別為半導體元件71及被動元件75電性連接至圖46及47所示導線架基板300之半導體組體310的剖面示意圖及頂部立體示意圖。半導體元件71係以覆晶方式接置於導熱墊15之頂側上，並藉由導電凸塊81，電性耦接頂部路由電路61。該被動元件75則接置於化合物層50之頂面，並電性耦接至頂部路由電路61。
圖50為本發明第三實施例中另一態樣之導線架基板剖面示意圖。該導線架基板320與圖46所示結構類似，其差異處在於，該導線架基板320更包括一底部路由電路63。於此態樣中，該底部路由電路63為底部多層增層電路，其包括交替輪流形成的一底部介電層631及一底部圖案化金屬層633。該底部介電層631接觸化合物層50、金屬引線13及導熱墊15，並由下方覆蓋並側向延伸於化合物層50、金屬引線13及導熱墊15上。該底部圖案化金屬層633側向延伸於底部介電層631上，並包括接觸金屬引線13之第一金屬化盲孔635及接觸導熱墊15之第二金屬化盲孔636。據此，底部路由電路63可藉由第一金屬化盲孔635，電性耦接至金屬引線13，並藉由第二金屬化盲孔636，與導熱墊15熱性導通。
圖51為半導體元件71電性連接至圖50所示導線架基板320之半導體組體330的剖面示意圖。半導體元件71係以覆晶方式接置於導熱墊15頂側上，並藉由導電凸塊81，電性耦接至頂部路由電路61。
圖52為本發明第三實施例中再一態樣之導線架基板剖面示意圖。該導線架基板340類似於圖46所示結構，其差異在於，該頂部路由電路61為頂部多層增層電路，而底部路由電路63更進一步沉積於化合物層50之底面503上。於此圖中，該頂部路由電路61包括交替輪流形成的一頂部介電層611及頂部圖案化金屬層613，而底部路由電路63為一底部圖案化金屬層633。該頂部圖案化金屬層613係藉由第一金屬化盲孔615，將電性元件30電性連接至金屬引線13，並藉由第二金屬化盲孔616，與導熱墊15熱性導通。該底部圖案化金屬層633則藉由金屬引線13，電性連接至頂部圖案化金屬層613，並於導熱墊15底側提供電性接點。
圖53為半導體元件71電性連接至圖52所示導線架基板340之半導體組體350的剖面示意圖。半導體元件71係以覆晶方式接置於導熱墊15底側上，並藉由導電凸塊81，電性耦接至底部路由電路63。
如上述實施態樣所示，本發明建構出一種獨特之導線架基板，其利用頂部路由電路，將密封於化合物層中之電性元件電性耦接至金屬引線。本發明之導線架基板主要包括複數金屬引線、一電性元件、一化合物層及一頂部路由電路。於一較佳實施例中，該些金屬引線係裁切自一導線架，其可提供水平及垂直的信號傳導路徑，或者提供能量傳遞及返回之接地/電源面；電性元件係設置於一預定區域處，且電性元件的頂側與金屬引線的頂側呈實質上共平面；化合物層覆蓋金屬引線的側壁，並包覆電性元件，且提供使頂部路由電路可沉積於上之平台；頂部路由電路側向延伸於化合物層之頂面上，並電性耦接至電性元件及金屬引線，以提高導線架基板的佈線靈活度，並使電性元件電性連接至金屬引線。
該些金屬引線較佳為一體成型的引線，且分離自導線架之金屬架。在此，金屬引線的頂側、底側及側面皆未被化合物層覆蓋。於一較佳實施例中，金屬引線的厚度範圍約為0.15 mm至1.0 mm，且金屬引線之周界較佳係至少側向延伸至與化合物層外圍邊緣一致。為使金屬引線與化合物層間穩固接合，金屬引線可具有與化合物層連結的階梯狀外圍邊緣。因此，化合物層於接觸金屬引線處亦具有階梯狀橫截面輪廓，以避免金屬引線沿垂直方向脫離化合物層，並可避免於界面處沿垂直方向形成裂紋。
該電性元件可為電阻器、電容器、電感器、或任何其他被動或主動元件，並藉由化合物層而與金屬引線接合。於一較佳實施例中，該電性元件的厚度小於金屬引線厚度，且電性元件的底側被化合物層所覆蓋。
該化合物層可藉由膠漿印刷(paste printing)、壓模成形(compressive molding)、轉注成形( transfer molding)、液態射出成形( liquid injection molding)、旋轉塗佈(spin coating)或其他合適方法形成，以與金屬引線及電性元件接合。較佳為，該化合物層的頂面與金屬引線及電性元件的頂側呈實質上共平面，而化合物層的底面與金屬引線的底側呈實質上共平面。此外，化合物層可具有大於1.0 GPa的彈性模數及範圍約為5 x 10-6 K-1 至15 x 10-6 K-1 的線性熱膨脹係數。再者，為具有足夠的導熱度及適當的黏度，該化合物層可包括10至90重量百分比之導熱填充材。例如，導熱填充材可由氮化鋁(AlN)、氧化鋁、碳化矽(SiC)、碳化鎢、碳化硼、二氧化矽或其類似物製成，且較佳具有相對高導熱度、相對高電阻率及相對低熱膨脹係數。據此，該化合物層可展現較佳的散熱效能、電絕緣效能，且其低CTE特性可避免沉積於上的頂部路由電路或界面出現剝離或裂紋。此外，導熱填充材的最大粒徑可為25 μm或小於25 μm。
於散熱增益型的實例中，更可提供一導熱墊，以作為主要散熱平台，供半導體元件接置其上，藉此便可將半導體元件所產生的熱散逸出。於一較佳實施例中，該導熱墊係設置於金屬引線內端附近，且導熱墊的頂側及底側分別與金屬引線的頂側及底側以及化合物層的頂面及底面呈實質上共平面。導熱墊可為金屬墊或具導熱性之電絕緣墊。金屬墊可由相同於金屬引線的材料製成，且於進行裁切步驟前，導熱墊係藉由如聯結桿連接至金屬架。該具導熱性之電絕緣墊可由陶瓷、矽、玻璃或其他材料製成，且通常具有高彈性模數且低熱膨脹係數(如2 x 10-6 K-1 至10 x 10-6 K-1 )。據此，具導熱性之電絕緣墊的CTE與接置其上的半導體元件相符，以對半導體元件提供CTE補償之平台，進而可大幅補償或降低CTE不匹配所導致之內部應力。同樣地，導熱墊亦可具有與化合物層連結的階梯狀外圍邊緣。據此，化合物層於接觸導熱墊處亦具有階梯狀橫截面輪廓，以避免導熱墊沿垂直方向脫離化合物層，並可避免於界面處沿垂直方向形成裂紋。
該頂部路由電路可為藉由微影製程金屬沉積而成的一頂部圖案化金屬層，其具有小於金屬引線厚度的均一厚度。於一較佳實施例中，該頂部圖案化金屬層係藉由濺鍍接著進行電鍍製程而形成，其接觸化合物層頂面，並側向延伸於化合物層頂面上，且更進一步側向延伸於金屬引線頂側及電性元件頂側上。於散熱增益型實例中，該頂部圖案化金屬層更可進一步延伸於導熱墊的頂側上。舉例來說，該頂部圖案化金屬層可延伸至具導熱性之電絕緣墊的頂側上，以於具導熱性之電絕緣墊上提供電性接點，俾使半導體元件可以覆晶方式接置於具導熱性之電絕緣墊上。或者，頂部圖案化金屬層可延伸至金屬墊的頂側上，以供半導體元件面朝上地接置於上。因此，頂部路由電路可將電性元件電性連接至金屬引線，並於化合物層或具導熱性之電絕緣墊上提供電性接點，以供元件連接。例如，半導體元件可打線至頂部路由電路，或覆晶接合於頂部路由電路上。或者，該頂部路由電路可為頂部多層增層電路，且包括至少一頂部介電層及至少一頂部圖案化金屬層，該頂部圖案化金屬層延伸穿過頂部介電層，並側向延伸於頂部介電層上。頂部介電層與頂部圖案化金屬層可連續交替輪流形成，且需要的話可重複形成。據此，該頂部路由電路可藉由頂部介電層中的金屬化盲孔，將電性元件電性耦接至金屬引線，並與選擇性的導熱墊熱性導通。
選擇性地，更可於化合物層之底面上進一步形成一底部路由電路，且該底部路由電路可透過化合物層中的金屬引線或金屬化通孔，電性連接至頂部路由電路。藉此，化合物層兩側上的雙路由電路可提高導線架基板的佈線靈活度。於一較佳實施例中，該底部路由電路可為底部多層增層電路，且包括至少一底部介電層及至少一底部圖案化金屬層，該底部圖案化金屬層延伸穿過底部介電層，並側向延伸於底部介電層上。底部介電層與底部圖案化金屬層可連續交替輪流形成，且需要的話可重複形成。據此，該底部路由電路可藉由底部介電層中的金屬化盲孔，電性耦接金屬引線，並與選擇性的導熱墊熱性導通。或者，該底部路由電路可為一底部圖案化金屬層，其具有小於金屬引線厚度的均一厚度。該底部圖案化金屬層可利用微影製程金屬沉積而成，其接觸化合物層底面，並側向延伸於化合物層底面上，並可進一步側向延伸於金屬引線的底側上。於散熱增益型實例中，該底部圖案化金屬層更可進一步延伸於導熱墊的底側上。舉例來說，該底部圖案化金屬層可延伸至具導熱性之電絕緣墊的底側上，以於具導熱性之電絕緣墊上提供電性接點，俾使半導體元件可以覆晶方式接置於具導熱性之電絕緣墊上。或者，底部圖案化金屬層可延伸至金屬墊的底側上，以供半導體元件接置其上。因此，底部路由電路可電性連接至頂部路由電路，並可於化合物層或具導熱性之電絕緣墊上提供電性接點，以供元件連接。例如，半導體元件可打線至底部路由電路，或覆晶接合於底部路由電路上。
本發明亦提供一種半導體組體，其中半導體元件(如晶片)係電性連接至上述導線架基板。舉例說明，半導體元件可電性耦接至頂部圖案化金屬層，並透過金屬引線，進一步電性連接至底部多層增層電路。或者，半導體元件可電性耦接至底部圖案化金屬層，並透過金屬引線，進一步電性連接至頂部多層增層電路。更具體地說，半導體元件可利用各種連接媒介，電性連接至頂部路由電路或底部路由電路，其中所使用的連接媒介可包括接置於頂部路由電路或底部路由電路之導電凸塊(如金凸塊或焊料凸塊)，或接至頂部路由電路或底部路由電路之接合線。於散熱增益型之實例中，該半導體元件可接置於導熱墊之頂側或底側上，藉此半導體元件所產生的熱便可透過導熱墊散逸出。
該組體可為第一級或第二級單晶或多晶裝置。例如，該組體可為包含單一晶片或多枚晶片之第一級封裝體。或者，該組體可為包含單一封裝體或多個封裝體之第二級模組，其中每一封裝體可包含單一或多枚晶片。該半導體元件可為封裝晶片或未封裝晶片。此外，該半導體元件可為裸晶片，或是晶圓級封裝晶粒等。
「覆蓋」一詞意指於垂直及/或側面方向上不完全以及完全覆蓋。例如，化合物層可覆蓋金屬引線側壁，不論另一元件是否位於金屬引線與化合物層之間。
「接置於」一語意包含與單一或多個元件間之接觸與非接觸。例如，於一較佳實施例中，半導體元件可接置於金屬墊上，不論此半導體元件是否與該金屬墊以頂部路由電路或底部路由電路相隔。
「電性連接」以及「電性耦接」之詞意指直接或間接電性連接。例如，於一較佳實施例中，該半導體元件可藉由頂部路由電路或底部路由電路，電性連接至金屬引線，但半導體元件並未接觸金屬引線。
本發明之導線架基板具有許多優點。舉例來說，該導熱墊可提供一散熱途徑，以將半導體元件所產生的熱散逸出。該化合物層可於金屬引線與導熱墊間以及金屬引線與電性元件間提供牢固之機械性連結，並可提供介電平台，以供頂部路由電路及底部路由電路沉積於上。金屬引線可提供初步的水平及垂直路由，而頂部路由電路及底部路由電路則可提供進一步的路由，以提高導線架基板的佈線靈活度，並使電性元件電性連接至金屬引線。藉由此方法製備成的導線架基板係為可靠度高、價格低廉、且非常適合大量製造生產。
本發明之製作方法具有高度適用性，且係以獨特、進步之方式結合運用各種成熟之電性及機械性連接技術。此外，本發明之製作方法不需昂貴工具即可實施。因此，相較於傳統技術，此製作方法可大幅提升產量、良率、效能與成本效益。
在此所述之實施例係為例示之用，其中該些實施例可能會簡化或省略本技術領域已熟知之元件或步驟，以免模糊本發明之特點。同樣地，為使圖式清晰，圖式亦可能省略重覆或非必要之元件及元件符號。
100、120、140、160、200、220、240、260、300、320、340‧‧‧導線架基板
110、130、150、170、210、230、250、270、310、330、350‧‧‧半導體組體
10‧‧‧導線架
101、301‧‧‧頂側
101、303‧‧‧底側
11‧‧‧金屬架
13‧‧‧金屬引線
131‧‧‧外端
133‧‧‧內端
136‧‧‧水平延伸部
137‧‧‧垂直凸出部
15‧‧‧導熱墊
156‧‧‧基底部
157‧‧‧柱體部
16‧‧‧聯結桿
20‧‧‧載膜
30‧‧‧電性元件
50‧‧‧化合物層
501‧‧‧頂面
503‧‧‧底面
61‧‧‧頂部路由電路
611‧‧‧頂部介電層
613‧‧‧頂部圖案化金屬層
614‧‧‧金屬化盲孔
63‧‧‧底部路由電路
631‧‧‧底部介電層
633‧‧‧底部圖案化金屬層
635‧‧‧第一金屬化盲孔
636‧‧‧第二金屬化盲孔
65‧‧‧金屬化通孔
71‧‧‧半導體元件
75‧‧‧被動元件
81‧‧‧導電凸塊
83‧‧‧接合線
參考隨附圖式，本發明可藉由下述較佳實施例之詳細敘述更加清楚明瞭，其中： 圖1及2分別為本發明第一實施例中，導線架之剖面示意圖及底部立體示意圖； 圖3及4分別為本發明第一實施例中，於圖1及2結構中提供載膜之剖面示意圖及底部立體示意圖； 圖5及6分別為本發明第一實施例中，於圖3及4結構中提供電性元件之剖面示意圖及底部立體示意圖； 圖7及8分別為本發明第一實施例中，於圖5及6結構中提供化合物層之剖面示意圖及底部立體示意圖； 圖9及10分別為本發明第一實施例中，將圖7及8結構中載膜移除之剖面示意圖及頂部立體示意圖； 圖11及12分別為本發明第一實施例中，於圖9及10結構中提供頂部路由電路之剖面示意圖及頂部立體示意圖； 圖13及14分別為本發明第一實施例中，從圖11及12結構裁切出導線架基板之剖面示意圖及頂部立體示意圖； 圖15及16分別為本發明第一實施例中，於圖13及14結構中提供半導體元件及被動元件之剖面示意圖及頂部立體示意圖； 圖17及18分別為本發明第一實施例中，另一態樣之導線架基板剖面示意圖及底部立體示意圖； 圖19為本發明第一實施例中，於圖17及18結構中提供半導體元件之剖面示意圖； 圖20為本發明第一實施例中，再一態樣之導線架基板剖面示意圖； 圖21為本發明第一實施例中，於圖20結構中提供半導體元件之剖面示意圖； 圖22為本發明第一實施例中，又一態樣之導線架基板剖面示意圖； 圖23為本發明第一實施例中，於圖22結構中提供半導體元件之剖面示意圖； 圖24及25分別為本發明第二實施例中，導線架之剖面示意圖及底部立體示意圖； 圖26及27分別為本發明第二實施例中，於圖24及25結構中提供載膜之剖面示意圖及底部立體示意圖； 圖28及29分別為本發明第二實施例中，於圖26及27結構中提供電性元件之剖面示意圖及底部立體示意圖； 圖30及31分別為本發明第二實施例中，於圖28及29結構中提供化合物層之剖面示意圖及底部立體示意圖； 圖32及33分別為本發明第二實施例中，將圖30及31結構中載膜移除之剖面示意圖及頂部立體示意圖； 圖34及35分別為本發明第二實施例中，於圖32及33結構中提供頂部路由電路之剖面示意圖及頂部立體示意圖； 圖36及37分別為本發明第二實施例中，從圖34及35結構裁切出導線架基板之剖面示意圖及頂部立體示意圖； 圖38及39分別為本發明第二實施例中，於圖36及37結構中提供半導體元件之剖面示意圖及頂部立體示意圖； 圖40為本發明第二實施例中，另一態樣之導線架基板剖面示意圖； 圖41為本發明第二實施例中，於圖40結構中提供半導體元件之剖面示意圖； 圖42為本發明第二實施例中，再一態樣之導線架基板剖面示意圖； 圖43為本發明第二實施例中，於圖42結構中提供半導體元件之剖面示意圖； 圖44為本發明第二實施例中，又一態樣之導線架基板剖面示意圖； 圖45為本發明第二實施例中，於圖44結構中提供半導體元件之剖面示意圖； 圖46及47分別為本發明第三實施例中，導線架基板之剖面示意圖及頂部立體示意圖； 圖48及49分別為本發明第三實施例中，於圖46及47結構中提供半導體元件及被動元件之剖面示意圖及頂部立體示意圖； 圖50為本發明第三實施例中，另一態樣之導線架基板剖面示意圖； 圖51為本發明第三實施例中，於圖50結構中提供半導體元件之剖面示意圖； 圖52為本發明第三實施例中，再一態樣之導線架基板剖面示意圖；以及 圖53為本發明第三實施例中，於圖52結構中提供半導體元件之剖面示意圖。

Claims (19)

  1. 一種導線架基板，其包括： 複數金屬引線，每一該些金屬引線具有一內端及一外端，其中該內端係朝向一預定區域，而該外端則比該內端更遠離該預定區域； 一電性元件，其設於該預定區域處，且該電性元件之頂側係與該些金屬引線之頂側呈實質上共平面； 一化合物層，其填充於該些金屬引線間的空間，並側向延伸超過該些金屬引線之該些內端，以延伸進入該預定區域，並包覆該電性元件，其中該化合物層之頂面與該些金屬引線之該些頂側呈實質上共平面；以及 一頂部路由電路，其設於該化合物層之該頂面，並將該電性元件電性耦接至該些金屬引線之至少一者。
  2. 如申請專利範圍第1項所述之導線架基板，其中，該電性元件之厚度小於該些金屬引線之厚度。
  3. 如申請專利範圍第1項所述之導線架基板，其中，該頂部路由電路為一頂部多層增層電路。
  4. 如申請專利範圍第1項所述之導線架基板，其中，每一該些金屬引線具有與該化合物層連結之階梯狀外圍邊緣。
  5. 如申請專利範圍第1項所述之導線架基板，更包括一導熱墊，其設於該預定區域處，且該導熱墊之側壁係與該化合物層接合。
  6. 如申請專利範圍第1項所述之導線架基板，更包括一底部路由電路，其設於該化合物層之底面，並藉由該化合物層中之該些金屬引線或金屬化通孔，電性連接至該頂部路由電路。
  7. 如申請專利範圍第5項所述之導線架基板，其中，該導熱墊係一具導熱性之電絕緣墊或一金屬墊。
  8. 如申請專利範圍第5項所述之導線架基板，其中，該導熱墊之頂側與該化合物層之該頂面呈實質上共平面。
  9. 如申請專利範圍8項所述之導線架基板，其中，該頂部路由電路更側向延伸至該導熱墊之該頂側上。
  10. 如申請專利範圍第5項所述之導線架基板，其中，該導熱墊具有與該化合物層連結之階梯狀外圍邊緣。
  11. 一種半導體組體，其包括： 如申請專利範圍第1項所述之該導線架基板；以及 一半導體元件，其電性耦接至該頂部路由電路。
  12. 如申請專利範圍第11項所述之半導體組體，其中，該半導體元件係藉由導電凸塊或接合線，電性耦接至該頂部路由電路。
  13. 如申請專利範圍第11項所述之半導體組體，其中，該導線架基板更包括一導熱墊，其設於該預定區域處，且該導熱墊之側壁係與該化合物層接合，而該半導體元件接置於該導熱墊之頂側上。
  14. 如申請專利範圍第13項所述之半導體組體，其中，該頂部路由電路更側向延伸至該導熱墊之該頂側上。
  15. 如申請專利範圍第11項所述之半導體組體，其中，該導線架基板更包括一底部路由電路，其設於該化合物層之底面，並藉由該化合物層中之該些金屬引線或金屬化通孔，電性連接至該頂部路由電路。
  16. 一種半導體組體，其包括： 如申請專利範圍第6項所述之該導線架基板；以及 一半導體元件，其電性耦接至該底部路由電路。
  17. 如申請專利範圍第16項所述之半導體組體，其中，該半導體元件係藉由導電凸塊或接合線，電性耦接至該底部路由電路。
  18. 如申請專利範圍第16項所述之半導體組體，其中，該導線架基板更包括一導熱墊，其設於該預定區域處，且該導熱墊之側壁係與該化合物層接合，而該半導體元件接置於該導熱墊之底側上。
  19. 如申請專利範圍第18項所述之半導體組體，其中，該底部路由電路更側向延伸至該導熱墊之該底側上。
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