KR101053544B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 개시된 본 발명에 따른 반도체 패키지는, 상면 및 상기 상면에 대항하는 하면을 가지며 전자파를 차단하는 전자파 차폐 부재, 상기 전자파 차폐 부재의 상면 상에 배치되며 상기 전자파 차폐 부재를 따라 복수개의 도전성 파티클들이 전기적으로 연결된 안테나부 및 상기 안테나부를 절연하는 절연부를 포함하는 안테나, 상기 전자파 차폐 부재의 상면에 배치되며 상기 안테나부와 전기적으로 연결된 RFID(Radio Frequency Identification) 칩 볼 랜드들, 및 상기 각 RFID 칩 볼 랜드들과 전기적으로 접속된 RFID 칩을 포함한다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근들어 방대한 데이터를 저장 및 데이터를 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
반도체 패키지의 하나인 RFID(Radio Frequency Identification) 시스템은 반도체 칩과 무선을 통해 식품, 동물, 사물 등 다양한 개체의 정보를 관리할 수 있는 차세대 인식 기술이다. RFID 시스템은 안테나, 트랜시버, 트랜스폰더라고도 불리는 태그의 세 가지 요소로 구성된다. 최근 RFID 시스템은 출입 통제 시스템이나 전자 요금 지불 시스템에 많이 이용된다.
RFID 시스템에서 안테나는 외부 기기로부터 RFID 시스템으로 신호를 수신하는 중요한 구성요소로서 포일 형태의 금속 박막 또는 도금 공정에 의하여 형성된다.
포일 형태로 RFID 시스템의 안테나를 제조할 경우, 소형화가 어려울 뿐만 아니라 안테나의 부착 면적이 작아 접착 특성이 크게 감소되는 문제점을 갖는다. 이 에 따라 도금 방식으로 RFID 시스템의 안테나를 형성할 경우, 복잡한 제조 공정에 의하여 RFID 시스템의 제조 비용이 크게 상승되는 문제점을 갖는다.
본 발명의 하나의 목적은 소형화가 가능할 뿐만 아니라 제조 공정을 단순화하여 제조 비용을 크게 감소시킨 안테나를 갖는 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는, 상면 및 상기 상면에 대항하는 하면을 가지며, 전자파를 차단하는 전자파 차폐 부재; 상기 전자파 차폐 부재의 상면 상에 배치되며, 상기 전자파 차폐 부재를 따라 복수개의 도전성 파티클들이 전기적으로 연결된 안테나부 및 상기 안테나부를 절연하는 절연부를 포함하는 안테나; 상기 전자파 차폐 부재의 상면에 배치되며, 상기 안테나부와 전기적으로 연결된 RFID(Radio Frequency Identification) 칩 볼 랜드들; 및 상기 각 RFID 칩 볼 랜드들과 전기적으로 접속된 RFID 칩;을 포함한다.
반도체 패키지의 상기 안테나는 상기 전자파 차폐 부재의 상기 상면의 에지를 따라 나선 형상 및 폐루프 형상 중 어느 하나의 형상으로 배치된다.
반도체 패키지의 상기 안테나는 상기 전자파 차폐 부재 상에서 적어도 한번 교차된다.
반도체 패키지의 상기 전자파 차폐 부재의 하면에 배치되는 반도체 칩, 상기 반도체 칩과 전기적으로 접속된 기판, 및 상기 RFID 칩 및 상기 반도체 칩을 몰딩하는 몰딩 부재를 더 포함한다.
반도체 패키지의 상기 전자파 차폐 부재는 중앙부에 형성된 개구를 포함하고, 상기 반도체 칩은 상기 전자파 차폐 부재의 개구에 대응하는 부분에 배치되고 상기 기판과 전기적으로 접속되는 본딩 패드들을 포함한다.
반도체 패키지의 상기 전자파 차폐 부재는 상기 반도체 칩의 에지를 노출하도록 형성된 개구를 포함하고, 상기 반도체 칩은 상기 전자파 차폐 부재의 개구에 대응하는 부분에 배치되고 상기 기판과 전기적으로 접속되는 본딩 패드들을 포함한다.
반도체 패키지는 상기 전자파 차폐 부재의 하면에 배치되는 기판, 상기 기판 상에 배치되며 상기 기판과 전기적으로 접속된 반도체 칩, 및 상기 전자파 차폐 부재 및 RFID 칩과 상기 반도체 칩을 몰딩하는 몰딩 부재를 더 포함한다.
반도체 패키지는 상기 기판 및 상기 반도체 칩 중 어느 하나에 배치된 RFID 리더 볼 랜드들, 상기 RFID 리더 볼 랜드들과 전기적으로 접속되며 외부 RFID 칩과 통신하기 위한 RFID 리더기 및 상기 기판 및 상기 반도체 칩 중 어느 하나 상에 배치되며 상기 RFID 리더 볼 랜드들과 전기적으로 접속된 RFID 리더 안테나를 더 포함한다.
반도체 패키지는 상기 기판 상에 배치되고 상기 RFID 리더 및 RFID 칩 중 적어도 하나에 전원을 제공하는 박막형 2차 전지를 더 포함한다.
반도체 패키지의 상기 박막형 2차 전지는 상기 기판 및 상기 반도체 칩 사이에 배치된다.
반도체 패키지의 상기 전자파 차폐 부재는 상기 반도체 칩과 인접한 상기 기판 상에 배치된다.
반도체 패키지의 상기 전자파 차폐 부재는 상기 기판의 전면적에 걸쳐 배치되고, 상기 전자파 차폐 부재는 상기 반도체 칩을 노출하는 개구를 갖는다.
반도체 패키지는 상기 기판과 마주하는 상기 반도체 칩에 배치된 본딩 패드들, 상기 본딩 패드들과 마주하는 상기 기판 상에 배치된 접속 패드들 및 상기 본딩 패드들 및 상기 접속 패드들을 전기적으로 연결하는 범프들을 더 포함한다.
반도체 패키지는, 상기 전자파 차폐 부재의 하면에 배치되며, 상기 전자파 차폐 부재의 하면과 마주하는 제1 면, 상기 제1 면과 대향하는 제2 면, 상기 제2 면 상에 배치된 본딩 패드들, 상기 각 본딩 패드들과 전기적으로 연결된 재배선들, 및 상기 제2 면 상에 배치되며 상기 각 재배선들의 일부를 노출하는 개구를 갖는 절연막을 포함하는 웨이퍼 레벨 반도체 칩을 더 포함한다.
반도체 패키지의 상기 RFID 칩 및 상기 전자파 차폐 부재를 덮는 몰딩 부재를 더 포함한다.
반도체 패키지는 상기 전자파 차폐 부재 상에 배치된 RFID 리더 볼 랜드들 및 상기 RFID 리더 볼 랜드들과 전기적으로 접속되며 외부 RFID 칩과 통신하기 위한 RFID 리더기 및 상기 RFID 리더 볼 랜드들과 전기적으로 접속된 RFID 리더 안테나를 더 포함한다.
반도체 패키지의 상기 각 도전성 입자들은 제1 극성 및 상기 제1 극성과 반대 극성을 갖는 제2 극성을 갖는다.
반도체 패키지의 상기 제1 극성은 (+) 극성을 갖고, 상기 제2 극성은 (-) 극성을 갖는다.
반도체 패키지의 상기 제1 극성은 N 극성을 갖고, 상기 제2 극성은 S 극성을 갖는다.
본 발명에 따른 반도체 패키지의 제조 방법은, 상면 및 상기 상면에 대항하는 하면을 가지며, 전자파를 차단하는 전자파 차폐 부재를 준비하는 단계; 상기 전자파 차폐 부재의 상면에 RFID(Radio Frequency Identification) 칩 볼 랜드들을 형성하는 단계; 상기 전자파 차폐 부재의 상면 상에 상기 각 RFID 칩 볼 랜드들을 연결하며 각각 서로 다른 극성들을 갖는 도전성 분극 파티클들 및 유동성 절연물질을 포함하는 예비 안테나를 형성하는 단계; 상기 각 RFID 칩 볼 랜드들에 서로 다른 극성을 갖는 전원을 인가하여 상기 유동성 절연물질 내에서 상기 도전성 분극 파티클들을 전기적으로 연결하는 단계; 상기 유동성 절연물질을 경화시키는 단계; 및 상기 각 RFID 칩 볼 랜드들에 RFID 칩의 단자들을 전기적으로 연결하는 단계;를 포함한다.
상기 각 도전성 분극 파티클들은 (+) 극성 및 (-) 극성을 갖는다.
상기 각 도전성 분극 파티클들은 N극성 및 S 극성을 갖는다.
상기 각 RFID 칩 볼 랜드들에 RFID 칩(Radio Frequency Identification chip)의 단자들을 전기적으로 연결하는 단계 이후, 상기 전자파 차폐 부재를 반도체 패키지에 부착하는 단계 및 상기 전자파 차폐 부재의 상기 RFID 칩 및 상기 반도체 패키지를 몰딩 부재로 몰딩하는 단계를 더 포함한다.
상기 전자파 차폐 부재를 상기 반도체 패키지에 부착하는 단계에서, 상기 전자파 차폐 부재는 상기 반도체 패키지에 포함된 상기 반도체 칩 상에 부착된다.
상기 전자파 차폐 부재를 상기 반도체 패키지에 부착하는 단계에서, 상기 전자파 차폐 부재는 상기 반도체 패키지에 포함된 반도체 칩이 부착된 기판 상에 부착된다.
상기 RFID 칩 및 상기 반도체 패키지를 몰딩 부재로 몰딩하는 단계 이전에, 상기 전자파 차폐 부재 및 상기 반도체 패키지에 포함된 반도체 칩이 부착된 기판 중 어느 하나에 RFID 리더 볼 랜드들을 형성하는 단계, 상기 RFID 리더 볼 랜드들에 외부 RFID 칩과 통신하기 위한 RFID 리더를 전기적으로 연결하는 단계, 및 상기 RFID 리더 볼 랜드들과 전기적으로 연결되는 RFID 리더 안테나를 형성하는 단계를 더 포함한다.
상기 RFID 칩 및 상기 반도체 패키지를 몰딩 부재로 몰딩하는 단계 이전에, 상기 기판 및 상기 반도체 칩 중 어느 하나에 박막형 2차 전지를 배치하는 단계를 더 포함한다.
본 발명에 따르면, RFID 칩에 필수적인 안테나를 복수개의 도전성 분극 파티클들을 이용하여 형성하여 안테나의 사이즈를 보다 감소 및 안테나의 제조 공정을 보다 감소시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다. 도 3은 도 1의 II-II' 선을 따라 절단한 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 전자파 차폐 부재(110), 안테나(120), 볼 랜드(130)들 및 RFID 칩(Radio Frequency Identification chip;140)을 포함한다.
전자파 차폐 부재(110)는, 예를 들어, 얇은 두께를 갖는 플레이트 형상을 갖는다. 본 실시예에서, 전자파 차폐 부재(110)는, 얇은 두께를 갖는 직사각 플레이트 형상을 가질 수 있다. 전자파 차폐 부재(110)는 전자파가 통과할 수 없는 절연물질을 포함한다. 전자파 차폐 부재(110)는 상면(111) 및 상면(111)과 대향 하는 하면(112)을 갖는다.
안테나(120)는, 예를 들어, 전자파 차폐 부재(110)의 상면(111) 상에 배치된다. 안테나(120)는, 평면상에서 보았을 때, 라인 형상을 갖는다. 라인 형상을 갖는 안테나(120)는 전자파 차폐 부재(110)의 에지를 따라 배치된다. 안테나(120)는, 신호 수신 성능을 향상시키기 위해 전자파 차폐 부재(110)의 상면(111)의 에지를 따라 나선 형상으로 형성될 수 있다. 이와 다르게, 안테나(120)는 전자파 차폐 부재(110)의 상면(111)의 에지를 따라 폐루프 형상으로 형성될 수 있다.
도 2 및 도 3을 참조하면, 안테나(120)는 안테나부(122) 및 절연부(124)를 포함한다.
안테나부(122)는 복수개의 도전성 파티클(123)들을 포함하며, 복수개의 도전 성 파티클(123)들은 전자파 차폐 부재(110)의 상면(111)과 평행한 방향을 따라 전기적으로 연결된다.
본 실시예에서, 각 도전성 파티클(123)들은 제1 극성 및 제1 극성과 반대 극성을 갖는 제2 극성을 함께 갖는다. 제1 극성은 각 도전성 파티클(123)의 일측에 형성되고, 제2 극성은 각 도전성 파티클(123)의 일측과 대향 하는 타측에 형성된다.
복수개의 도전성 파티클(123)들의 각각 제1 극성 및 제2 극성들은 교대로 배치된다. 본 실시예에서, 제1 극성은, 예를 들어, (+) 극성일 수 있고, 제2 극성은, 예를 들어, (-) 극성일 수 있다. 이와 다르게, 도 4에 도시된 바와 같이 제1 극성은, 예를 들어, N 극성일 수 있고, 제2 극성은, 예를 들어, S 극성일 수 있다.
절연부(124)는 복수개가 전기적으로 연결된 도전성 파티클(123)들을 절연한다. 복수개의 도전성 파티클(123)들은, 절연부(124) 내에 배치되며 안테나부(122)의 절연 피복 역할을 한다.
본 실시예에서, 안테나(120)가 복수개의 도전성 파티클(123)들을 포함하는 안테나부(122) 및 안테나부(122)를 감싸는 절연부(124)를 포함할 경우, 안테나(120)는 전자파 차폐 부재(110)의 상면 상에서 상호 교차될 수 있다. 절연부(124)에 의하여 안테나부(122)가 절연되기 때문이다.
종래 기술과 같이 금속 박막 또는 도금막으로 안테나를 형성할 경우, 안테나는 단일층 상에서 상호 교차될 수 없고 이로 인해 종래 기술에서는 제조 공정이 복잡할 뿐만 아니라 안테나의 사이즈가 크게 증가 되는 반면, 본 발명에서는 안테 나(120)들이 전자파 차폐 부재(110) 상에서 교차될 수 있기 때문에 안테나의 제조 공정이 단순할 뿐만 아니라 안테나(120)의 사이즈를 종래 기술 대비 크게 감소시킬 수 있다.
볼 랜드(130)들은 전자파 차폐 부재(110)의 상면(111) 상에 배치된다. 볼 랜드(130)들은, 후술될 RFID 칩(140)의 본딩 패드들과 대응하는 위치에 배치된다. 본 실시예에서, 볼 랜드(130)들은 섬(island) 형상을 갖는다.
각 볼 랜드(130)에는 안테나(120)의 안테나부(122)가 전기적으로 연결되며, 각 볼 랜드(130)는 안테나부(122)와 전기적으로 접속되기 위해 볼 랜드(130)로부터 전자파 차폐 부재(110)의 상면(111)을 따라 돌출된 접속부(미도시)를 더 포함할 수 있다. 접속부는 안테나가 볼 랜드(130)에 부착됨에 따라 후술될 RFID 칩(140)의 접속 부재와 볼 랜드(130)의 접촉 면적이 감소되는 것을 방지한다.
RFID 칩(140)은 본딩 패드(142) 및 접속 부재(144)를 포함한다. 본딩 패드(142)는 볼 랜드(130)들과 실질적으로 동일한 위치에 배치되며, 접속 부재(144)들은 본딩 패드(142) 및 볼 랜드(130)를 전기적으로 연결한다. 본 실시예에서, 접속 부재(144)는, 예를 들어, 솔더볼 또는 범프일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5를 참조하면, 반도체 패키지(100)는 전자파 차폐 부재(110), 안테나(120), 볼 랜드(130), RFID 칩(140), 반도체 칩(150), 기판(160), 도전성 와이어(170) 및 몰딩 부재(180)를 포함한다. 본 실시예에서, 안테나(120), 볼 랜드(130) 및 RFID 칩(140)은 앞서 도 1 내지 도 4를 통해 설명한 반도체 패키지와 실질적으로 동일한 구성 요소를 갖는 바, 그 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 참조부호를 부여하기로 한다.
전자파 차폐 부재(110)는 전자파를 차단할 수 있는 절연 물질을 포함하며, 본 실시예에 따른 전자파 차폐 부재(110)는 얇은 두께를 갖는 직육면체 형상을 갖는다.
본 실시예에서, 전자파 차폐 부재(110)의 중앙부에는 2 열로 형성된 복수개의 개구들이 형성된다. 전자파 차폐 부재(110)의 상면(111)에 배치된 볼 랜드(130)들에는 안테나(120)가 전기적으로 접속되며, 각 볼 랜드(130)들에는 RFID 칩(140)들이 전기적으로 접속된다.
반도체 칩(150)은, 예를 들어, 직육면체 형상을 갖고, 직육면체 형상을 갖는 반도체 칩(150)의 상면 상에는 본딩 패드(152)들이 배치된다. 예를 들어, 본딩 패드(152)들은 전자파 차폐 부재(110)의 중앙부에 형성된 개구들과 대응하는 위치에 형성된다.
반도체 칩(150)의 상면 상에는 전자파 차폐 부재(110)의 하면(112)이 배치된다. 본 실시예에서, 전자파 차페 부재(110)의 하면(112) 및 반도체 칩(150)의 상면 사이에는 접착 부재가 개재될 수 있다. 반도체 칩(150)의 본딩 패드(120)들은 전자파 차폐 부재(110)에 형성된 개구들에 의하여 외부에 노출된다.
기판(160)은 플레이트 형상을 갖고, 기판(160)의 상면에는 접속 패드(162)가 배치되고, 기판(160)의 상면과 대향 하는 하면에는 접속 패드(162)와 전기적으로 접속된 볼 랜드 패턴(164)이 형성된다. 반도체 칩(150)의 하면은 기판(160)의 상면 상에 부착된다.
도전성 와이어(170)는 반도체 칩(150)의 각 본딩 패드(152)들 및 각 본딩 패드(152)와 대응하는 기판(160)의 접속 패드(162)들을 전기적으로 연결한다.
몰딩 부재(180)는 반도체 칩(150), 전자파 차폐 부재(110) 및 RFID 칩(130)을 덮는다. 몰딩 부재(180)는, 예를 들어, 에폭시 수지와 같은 몰딩 수지를 포함한다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6을 참조하면, 반도체 패키지(100)는 전자파 차폐 부재(110), 안테나(120), 볼 랜드(130), RFID 칩(140), 반도체 칩(150), 기판(160), 도전성 와이어(170) 및 몰딩 부재(180)를 포함한다. 본 실시예에서, 전자파 차폐 부재(110), 안테나(120), 볼 랜드(130) 및 RFID 칩(140)은 앞서 도 1 내지 도 4를 통해 설명한 반도체 패키지와 실질적으로 동일한 구성 요소를 갖는 바, 그 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 참조부호를 부여하기로 한다.
반도체 칩(150)은, 예를 들어, 직육면체 형상을 갖고, 직육면체 형상을 갖는 반도체 칩(150)의 상면 상에는 본딩 패드(152)들이 배치된다. 예를 들어, 본딩 패드(152)들은 반도체 칩(150)의 상면의 에지를 따라 배치된다. 본 실시예에서, 본딩 패드(152)들은 반도체 칩(150)의 상면의 일측 에지를 따라 배치될 수 있다. 이와 다르게, 본딩 패드(152)들은 반도체 칩(150)의 상면의 일측 에지 및 상기 일측 에 지와 대향 하는 타측 에지를 따라 배치될 수 있다.
반도체 칩(150)의 상면 상에는 전자파 차폐 부재(110)의 하면(112)이 배치된다. 본 실시예에서, 전자파 차페 부재(110)의 하면(112) 및 반도체 칩(150)의 상면 사이에는 접착 부재가 개재될 수 있다. 반도체 칩(150)의 본딩 패드(120)들은 전자파 차폐 부재(110)에 의하여 덮이지 않고 외부에 노출된다.
기판(160)은 플레이트 형상을 갖고, 기판(160)의 상면에는 접속 패드(162)가 배치되고, 기판(160)의 상면과 대향 하는 하면에는 접속 패드(162)와 전기적으로 접속된 볼 랜드 패턴(164)이 형성된다. 반도체 칩(150)의 하면은 기판(160)의 상면 상에 부착된다.
도전성 와이어(170)는 반도체 칩(150)의 각 본딩 패드(152)들 및 각 본딩 패드(152)와 대응하는 기판(160)의 접속 패드(162)들을 전기적으로 연결한다.
몰딩 부재(180)는 반도체 칩(150), 전자파 차폐 부재(110) 및 RFID 칩(130)을 덮는다. 몰딩 부재(180)는, 예를 들어, 에폭시 수지와 같은 몰딩 수지를 포함한다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 8은 도 7의 III-III' 선을 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 반도체 패키지(100)는 전자파 차폐 부재(110), 안테나(120), 볼 랜드(130), RFID 칩(140), 반도체 칩(150), 기판(160) 및 몰딩 부재(180)를 포함한다. 본 실시예에서, 전자파 차폐 부재(110), 안테나(120), 볼 랜드(130) 및 RFID 칩(140)은 앞서 도 1 내지 도 4를 통해 설명한 반도체 패키지와 실질적으로 동일한 구성 요소를 갖는 바, 그 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 참조부호를 부여하기로 한다.
반도체 칩(150)은, 예를 들어, 직육면체 형상을 갖고, 직육면체 형상을 갖는 반도체 칩(150)의 하면 상에는 본딩 패드(152)들이 배치된다. 각 본딩 패드(152)들에는 접속 부재(154)들이 전기적으로 접속된다. 접속 부재(154)들은, 예를 들어, 솔더볼 또는 범프일 수 있다.
기판(160)은 플레이트 형상을 갖고, 기판(160)의 상면에는 접속 패드(162)들이 배치된다. 본 실시예에서, 접속 패드(162)들은, 예를 들어, 반도체 칩(150)의 접속 부재(154)들과 대응하는 위치에 배치되어 접속 부재(154)들은 접속 패드(162)와 전기적으로 접속된다. 기판(160)의 상면과 대향 하는 하면에는 접속 패드(162)와 전기적으로 접속된 볼 랜드 패턴(164)이 형성된다.
본 실시예에서, 반도체 칩(150)은 기판(160)의 중앙으로부터 일측으로 쉬프트된 위치에 배치된다.
볼 랜드(130), 볼 랜드(130)에 전기적으로 연결된 안테나(120) 및 볼 랜드(130)에 접속된 RFID 칩(140)을 갖는 전자파 차폐 부재(110)의 하면(112)이 기판(160)의 상면 상에 배치된다. 본 실시예에서, 전자파 차페 부재(110)의 하면(112) 및 기판(160)의 상면 사이에는 접착 부재가 개재될 수 있다. 본 실시예에서, 전자파 차폐 부재(110)는 반도체 칩(150)과 나란하게 배치된다.
몰딩 부재(180)는 반도체 칩(150), 전자파 차폐 부재(110) 및 RFID 칩(130)을 덮는다. 몰딩 부재(180)는, 예를 들어, 에폭시 수지와 같은 몰딩 수지를 포함한 다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 10은 도 9의 IV-IV' 선을 따라 절단한 단면도이다. 본 실시예에서, 안테나(120), 볼 랜드(130) 및 RFID 칩(140)은 앞서 도 7 및 도 8을 통해 설명한 반도체 패키지와 실질적으로 동일한 구성 요소를 갖는 바, 그 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 참조부호를 부여하기로 한다.
도 9 및 도 10을 참조하면, 반도체 패키지(100)는 개구(105)를 갖는 전자파 차폐 부재(110), 안테나(120), 볼 랜드(130), RFID 칩(140), 반도체 칩(150), 기판(160) 및 몰딩 부재(180)를 포함한다.
반도체 칩(150)은, 예를 들어, 직육면체 형상을 갖고, 직육면체 형상을 갖는 반도체 칩(150)의 하면 상에는 본딩 패드(152)들이 배치된다. 각 본딩 패드(152)들에는 접속 부재(154)들이 전기적으로 접속된다. 접속 부재(154)들은, 예를 들어, 솔더볼 또는 범프일 수 있다.
기판(160)은 플레이트 형상을 갖고, 기판(160)의 상면에는 접속 패드(162)들이 배치된다. 본 실시예에서, 접속 패드(162)들은, 예를 들어, 반도체 칩(150)의 접속 부재(154)들과 대응하는 위치에 배치되어 접속 부재(154)들은 접속 패드(162)와 전기적으로 접속된다. 기판(160)의 상면과 대향 하는 하면에는 접속 패드(162)와 전기적으로 접속된 볼 랜드 패턴(164)이 형성된다.
본 실시예에서, 반도체 칩(150)은 기판(160)의 중앙으로부터 일측으로 쉬프 트된 위치에 배치된다.
볼 랜드(130), 볼 랜드(130)에 전기적으로 연결된 안테나(120) 및 볼 랜드(130)에 접속된 RFID 칩(140)을 갖는 전자파 차폐 부재(110)의 하면(112)이 기판(160)의 상면 상에 배치된다. 본 실시예에서, 전자파 차페 부재(110)의 하면(112) 및 기판(160)의 상면 사이에는 접착 부재가 개재될 수 있다. 본 실시예에서, 전자파 차폐 부재(110)는 기판(160)과 동일한 사이즈를 가질 수 있고, 전자파 차폐 부재(110)에는 반도체 칩(150)을 노출하는 개구(105)가 형성된다. 개구(105)를 통해 반도체 칩(150)은 외부로 노출된다.
전자파 차폐 부재(110)의 상면(111) 상에 배치된 안테나(120)는 반도체 칩(150)의 주위에 배치된 전자파 차폐 부재(110)에 배치되고, 이로 인해 안테나(120)의 표면적을 보다 향상시킬 수 있다.
몰딩 부재(180)는 반도체 칩(150), 전자파 차폐 부재(110) 및 RFID 칩(130)을 덮는다. 몰딩 부재(180)는, 예를 들어, 에폭시 수지와 같은 몰딩 수지를 포함한다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 본 실시예에 따른 반도체 패키지의 전자파 차폐 부재, 안테나, 볼 랜드 및 RFID 칩은 도 1 내지 도 4에 도시된 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 11을 참조하면, 반도체 패키지(100)는 전자파 차폐 부재(110), 안테 나(120), 볼 랜드(130), RFID 칩(140), 반도체 칩(150) 및 몰딩 부재(180)를 포함한다.
반도체 칩(150)은 퓨즈 박스(152a), 본딩 패드(152), 제1 절연막(155), 제2 절연막(156), 재배선(157), 제3 절연막(158) 및 접속 부재(158)를 포함한다.
퓨즈 박스(152a) 및 본딩 패드(152)는 반도체 칩(150)의 하면의 중앙 부분에 배치된다.
제1 절연막(155)은 반도체 칩(150)의 하면을 덮으며, 제1 절연막(155)은 퓨즈 박스(152a) 및 본딩 패드(152)를 노출하는 개구를 포함한다.
제2 절연막(156)은 제1 절연막(155) 상에 배치되며, 제2 절연막(156)은 퓨즈 박스(152a)는 덮고 본딩 패드(152)는 노출하는 개구를 포함한다.
재배선(157)은 제2 절연막(156) 상에 배치되며, 재배선(157)은 제1 및 제2 절연막(155,156)들에 형성된 개구들에 의하여 노출된 본딩 패드(152)와 전기적으로 연결된다. 재배선(157)은, 평면상에서 보았을 때, 라인 형상을 갖는다.
제3 절연막(158)은 제2 절연막(156) 상에 배치되며, 제3 절연막(158)은 재배선(157)의 일부를 노출하는 개구를 갖는다.
접속 부재(158)는 제3 절연막(158)에 의하여 노출된 재배선(157)과 전기적으로 접속된다.
도전성 분극 파티클들로 이루어진 안테나부(122) 및 절연부(124)를 갖는 안테나(120), 안테나(120)와 전기적으로 접속된 볼 랜드(130) 및 볼 랜드(130)와 전기적으로 접속된 RFID 칩(140)을 갖는 전자파 차폐 부재(110)의 하면(112)은 반도 체 칩(150)의 하면과 대향 하는 상면 상에 배치된다.
몰딩 부재(180)는 반도체 칩(150)의 상면에 배치된 전자파 차폐 부재(110) 및 RFID 칩(140)들을 덮는다.
도 11에 도시된 반도체 패키지는 전자파 차폐 부재(110) 상에 배치된 RFID 리더 볼 랜드들 및 RFID 리더 볼 랜드들과 전기적으로 접속되며 외부 RFID 칩과 통신하기 위한 RFID 리더기 및 RFID 리더 볼 랜드들과 전기적으로 접속된 RFID 리더 안테나를 더 포함할 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 본 실시예에 따른 반도체 패키지는 RFID 리더 볼 랜드, RFID 리더기 및 RFDI 리더기 안테나를 제외하면 도 6에 도시된 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 12를 참조하면, 반도체 패키지(100)는 전자파 차폐 부재(110), RFID 칩 안테나(120), RFID 칩 볼 랜드(130), RFID 칩(140), 반도체 칩(150), 기판(160), 몰딩 부재(180), RFID 리더 볼 랜드(192), RFID 리더기(194), 및 RFID 리더 안테나(196)를 포함한다.
RFID 리더 볼 랜드(192)는 기판(160)의 상면 상에 배치된다. RFID 리더 볼 랜드(192)는 기판(160)을 통해 반도체 칩(150)과 전기적으로 연결될 수 있다. RFID 리더 볼 랜드(192)는 후술될 RFID 리더기(194)의 본딩 패드와 전기적으로 연결된다.
RFID 리더 안테나(196)는 기판(160)의 상면 상에 배치되며, RFID 리더 안테나(196)는, 평면상에서 보았을 때, 폐루프 형상을 갖고, RFID 리더 안테나(196)는 RFID 리더볼 랜드(192)와 전기적으로 접속된다. 본 실시예에서, RFID 리더 안테나(196)은 앞서 설명한 RFID 칩 안테나(120)와 실질적으로 동일한 구성 및 동일한 제조 방법에 의하여 제조된다.
도 13은 도 12에 도시된 반도체 패키지에 배치된 박막형 2차 전지를 도시한 단면도이다.
도 13을 참조하면, RFID 리더기(194)는 RFID 리더 볼 랜드(192)와 전기적으로 접속된다. RFID 리더기(194)는 반도체 패키지(100)의 외부에 배치된 RFID 칩(미도시)과 통신한다.
한편, 도 13에 도시된 바와 같이 반도체 패키지(100)는 충전이 가능한 박막형 2차 전지(198)를 더 포함할 수 있다. 본 실시예에서, 박막형 2차 전지(198)는 반도체 칩(150) 및 기판(160) 사이에 개재될 수 있다. 이와 다르게, 박막형 2차 전지(198)는 반도체 칩(150)의 상면 상에 배치될 수 있다. 본 실시예에서, 박막형 2차 전지(198)는 얇은 두께를 갖는 플레이트 형상을 가질 수 있다.
본 실시예에서, 충전이 가능한 박막형 2차 전지(198)는 RFID 리더기(194) 및/또는 RFID 칩(140)을 구동하기 위한 전원을 인가할 수 있다.
본 발명의 실시예들에 따르면, 기판을 포함하는 반도체 패키지에 대하여 설명되었지만, 이와 다르게, 본 발명에 의한 RFID 칩 및 RFID 리더기는 리드 프레임에 장착될 수 있다. 예를 들어, RFID 리더기 및/또는 RFID 칩은 리드 프레임의 다 이 패드 및/또는 리드 프레임의 이너 리드 상에 배치될 수 있다. 또한, RFID 리더기 및/또는 RFID는 다이 패드 및/또는 이너 리드의 상면 및/또는 하면에 배치될 수 있다.
이하, 본 발명에 따른 반도체 패키지의 제조 방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 14 내지 도 23은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들 및 평면도이다.
도 14를 참조하면, 반도체 패키지를 제조하기 위하여 먼저 전자파를 차폐하기에 적합한 절연 물질로 이루어진 전자파 차폐 부재(110)가 제조된다. 전자파 차폐 부재(110)는 상면(111) 및 상면(111)과 대향 하는 하면(112)을 갖는 플레이트 형상을 갖는다.
도 15를 참조하면, 전자파 차폐 부재(110)가 제조된 후, 전자파 차폐 부재(110)의 상면(111) 상에는 RFID 칩 볼 랜드(130)들이 제조된다. RFID 칩 볼 랜드(130)들은, 예를 들어, 전자파 차폐 부재(110)의 상면에 금속막을 형성하고, 금속막을 패터닝하여 형성할 수 있다. 이와 다르게, RFID 칩 볼 랜드(130)들은, 도금 공정 등에 의하여 형성될 수 있다. 본 실시예에서, RFID 칩 볼 랜드(130)들은 전자파 차폐 부재(110) 상에 섬(island) 형상으로 형성된다.
도 16 및 도 17를 참조하면, 전자파 차폐 부재(110) 상에 RFID 칩 볼 랜드(130)들이 형성된 후, 전자파 차폐 부재(110) 상에는 유동성 절연 물질(124a) 및 도전성 파티클(123)들이 혼합된 유동성 혼합액이 디스펜서(124c)를 통해 전자파 차 폐 부재(110)로 토출되어 전자파 차폐 부재(110) 상에는 라인 형상을 갖는 예비 안테나(124b)가 형성된다. 예비 안테나(124b)의 일측 단부는 어느 하나의 RFID 칩 볼 랜드(130)와 겹치게 형성되고, 예비 안테나(124b)의 일측 단부와 대향하는 타측 단부는 나머지 하나의 RFID 칩 볼 랜드(130)와 겹치게 형성된다.
도 18을 참조하면, 본 실시예에서, 예비 안테나(124b)에 혼합된 각 도전성 파티클(123)은 자계에 의하여 제1 극성 및 제1 극성과 반대인 제2 극성을 함께 갖는 마그네토 리얼러지컬 물질(Magneto-Rheolgocal material)일 수 있다.
도 19를 참조하면, 도전성 파티클(123)이 마그네토-리얼러지컬 물질일 경우, 예비 안테나(124b)에는 N극 자석 및 S극 자석에 의하여 자계가 인가되고 이로 인해 각 예비 안테나(124b)에 포함된 각 도전성 파티클(123)은 S극성 및 N극성을 함께 갖게 된다.
도 20을 참조하면, S극성 및 N 극성을 함께 갖는 각 도전성 파티클(123)이 형성된 후, 각 RFID 칩 볼 랜드(130)에 서로 다른 극성의 전원이 인가됨에 따라 S극성 및 N 극성을 포함하는 각 도전성 파티클(123)들은 유동성 절연 물질(124a) 내에서 서로 반대 극성끼리 접속되어 안테나부(122)가 형성되고, 유동성 절연 물질(124a)들은 경화되어 안테나부(122)를 지정된 위치에 고정하는 절연부(124)가 형성된다.
도 21을 참조하면, 예비 안테나(124b)에 혼합된 각 도전성 파티클(123)이 (+) 극성 및 (+) 극성과 반대인 (-) 극성을 함께 갖는 일렉트로-리얼러지컬 물질(electro-Rheolgocal material)일 경우, 도 20에 도시된 바와 같이 각 볼 랜 드(130)에 서로 반대 극성을 갖는 전원이 인가됨에 따라 (+) 극성 및 (-) 극성을 포함하는 각 도전성 파티클(123)들은 유동성 절연 물질(124a) 내에서 서로 반대 극성끼리 접속되어 안테나부(122)가 형성되고, 유동성 절연 물질(124a)들은 경화되어 안테나부(122)를 지정된 위치에 고정하는 절연부(124)가 형성된다.
이어서, 볼 랜드(130)에는 도 2에 도시된 바와 같이 RFID 칩(140)이 접속 부재를 매개로 접속되어 반도체 패키지(100)가 제조된다.
본 실시예에서는 비록 전자파 차폐 부재(110) 상에 RFID 칩 볼 랜드(130)를 형성하고, RFID 칩 볼 랜드(130)에 안테나를 형성한 것이 도시 및 설명되고 있지만, 이와 다르게, 도 12 및 도 13에 도시된 바와 같이, 몰딩 부재(180)를 형성하기 이전 단계에서, 기판(160) 및/또는 전자파 차폐 부재(110) 상에 RFID 리더 볼 랜드(192)를 배치하고, RFID 리더 볼 랜드(192)에 RFID 리더 안테나(196)를 형성하고, RFID 리더 볼 랜드(192)에 RFID 리더기(194)를 형성하여도 무방하다.
또한, 본 실시예에서, 반도체 패키지를 형성하는 도중 RFID 리더기 및/또는 RFID 칩에 전원을 제공하는 박막형 2차 전지를 기판, 반도체 칩 및 전자파 차폐 부재(110) 중 어느 하나에 배치하여도 무방하다. 박막형 2차 전지는 RFID 칩 및 RFID와 전기적으로 연결된다.
본 실시예에서 도 2에 도시된 반도체 패키지는 다른 반도체 패키지 상에 배치될 수 있다. 예를 들어, 도 2에 도시된 반도체 패키지는 다른 반도체 패키지의 반도체 칩 상에 배치될 수 있다. 이와 다르게, 도 2에 도시된 반도체 패키지는 다른 반도체 패키지의 반도체 칩이 실장되는 기판 상에 실장될 수 있다. 이외에도 도 2에 도시된 반도체 패키지는 다양한 구조, 예를 들면, 리드 프레임을 포함하는 반도체 패키지에 실장될 수 있다. 본 실시예에 따른 RFID 칩, RFID 칩 안테나, RFID 리더 및 RFID 리더 안테나 등은 리드 프레임 상에 배치될 수 있다.
이상에서 상세하게 설명한 바에 의하면, RFID 칩에 필수적인 안테나를 복수개의 도전성 분극 파티클들을 이용하여 형성하여 안테나의 사이즈를 보다 감소 및 안테나의 제조 공정을 보다 감소시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 도 1의 II-II' 선을 따라 절단한 단면도이다.
도 4는 본 실시예에 따른 안테나의 다른 실시예를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 8은 도 7의 III-III' 선을 따라 절단한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 10은 도 9의 IV-IV' 선을 따라 절단한 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 13은 도 12에 도시된 반도체 패키지에 배치된 박막형 2차 전지를 도시한 단면도이다.
도 14 내지 도 22는 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들 및 평면도이다.

Claims (27)

  1. 상면 및 상기 상면에 대항하는 하면을 가지며, 전자파를 차단하는 전자파 차폐 부재;
    상기 전자파 차폐 부재의 상면 상에 배치되며, 상기 전자파 차폐 부재를 따라 복수개의 도전성 파티클들이 전기적으로 연결된 안테나부 및 상기 안테나부를 절연하는 절연부를 포함하는 안테나;
    상기 전자파 차폐 부재의 상면에 배치되며, 상기 안테나부와 전기적으로 연결된 RFID(Radio Frequency Identification) 칩 볼 랜드들; 및
    상기 각 RFID 칩 볼 랜드들과 전기적으로 접속된 RFID 칩;
    을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 안테나는 상기 전자파 차폐 부재의 상기 상면의 에지를 따라 나선 형상 및 폐루프 형상 중 어느 하나의 형상으로 배치된 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 안테나는 상기 전자파 차폐 부재 상에서 적어도 한번 교차되는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 전자파 차폐 부재의 하면에 배치되는 반도체 칩;
    상기 반도체 칩과 전기적으로 접속된 기판; 및
    상기 RFID 칩 및 상기 반도체 칩을 몰딩하는 몰딩 부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 전자파 차폐 부재는 중앙부에 형성된 개구를 포함하고, 상기 반도체 칩은 상기 전자파 차폐 부재의 개구에 대응하는 부분에 배치되고 상기 기판과 전기적으로 접속되는 본딩 패드들을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제4항에 있어서,
    상기 전자파 차폐 부재는 상기 반도체 칩의 에지를 노출하도록 형성된 개구를 포함하고, 상기 반도체 칩은 상기 전자파 차폐 부재의 개구에 대응하는 부분에 배치되고 상기 기판과 전기적으로 접속되는 본딩 패드들을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 전자파 차폐 부재의 하면에 배치되는 기판;
    상기 기판 상에 배치되며 상기 기판과 전기적으로 접속된 반도체 칩; 및
    상기 전자파 차폐 부재 및 RFID 칩과 상기 반도체 칩을 몰딩하는 몰딩 부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 기판 및 상기 반도체 칩 중 어느 하나에 배치된 RFID 리더 볼 랜드들;
    상기 RFID 리더 볼 랜드들과 전기적으로 접속되며 외부 RFID 칩과 통신하기 위한 RFID 리더기; 및
    상기 기판 및 상기 반도체 칩 중 어느 하나 상에 배치되며 상기 RFID 리더 볼 랜드들과 전기적으로 접속된 RFID 리더 안테나를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 기판 상에 배치되고 상기 RFID 리더 및 RFID 칩 중 적어도 하나에 전원을 제공하는 박막형 2차 전지를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 박막형 2차 전지는 상기 기판 및 상기 반도체 칩 사이에 배치된 것을 특징으로 하는 반도체 패키지.
  11. 제7항에 있어서,
    상기 전자파 차폐 부재는 상기 반도체 칩과 인접한 상기 기판 상에 배치된 것을 특징으로 하는 반도체 패키지.
  12. 제7항에 있어서,
    상기 전자파 차폐 부재는 상기 기판의 전면적에 걸쳐 배치되고, 상기 전자파 차폐 부재는 상기 반도체 칩을 노출하는 개구를 갖는 것을 특징으로 하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 기판과 마주하는 상기 반도체 칩에 배치된 본딩 패드들;
    상기 본딩 패드들과 마주하는 상기 기판 상에 배치된 접속 패드들; 및
    상기 본딩 패드들 및 상기 접속 패드들을 전기적으로 연결하는 범프들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제1항에 있어서,
    상기 전자파 차폐 부재의 하면에 배치되며, 상기 전자파 차폐 부재의 하면과 마주하는 제1 면, 상기 제1 면과 대향하는 제2 면, 상기 제2 면 상에 배치된 본딩 패드들, 상기 각 본딩 패드들과 전기적으로 연결된 재배선들, 및 상기 제2 면 상에 배치되며 상기 각 재배선들의 일부를 노출하는 개구를 갖는 절연막을 포함하는 웨이퍼 레벨 반도체 칩을 더 포함하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 RFID 칩 및 상기 전자파 차폐 부재를 덮는 몰딩 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제14항에 있어서,
    상기 전자파 차폐 부재 상에 배치된 RFID 리더 볼 랜드들; 및
    상기 RFID 리더 볼 랜드들과 전기적으로 접속되며 외부 RFID 칩과 통신하기 위한 RFID 리더기; 및
    상기 RFID 리더 볼 랜드들과 전기적으로 접속된 RFID 리더 안테나를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제1항에 있어서,
    상기 각 도전성 입자들은 제1 극성 및 상기 제1 극성과 반대 극성을 갖는 제2 극성을 갖는 것을 특징으로 하는 반도체 패키지.
  18. 제17항에 있어서,
    상기 제1 극성은 (+) 극성을 갖고, 상기 제2 극성은 (-) 극성을 갖는 것을 특징으로 하는 반도체 패키지.
  19. 제17항에 있어서,
    상기 제1 극성은 N 극성을 갖고, 상기 제2 극성은 S 극성을 갖는 것을 특징으로 하는 반도체 패키지.
  20. 상면 및 상기 상면에 대항하는 하면을 가지며, 전자파를 차단하는 전자파 차폐 부재를 준비하는 단계;
    상기 전자파 차폐 부재의 상면에 RFID(Radio Frequency Identification) 칩 볼 랜드들을 형성하는 단계;
    상기 전자파 차폐 부재의 상면 상에 상기 각 RFID 칩 볼 랜드들을 연결하며 각각 서로 다른 극성들을 갖는 도전성 분극 파티클들 및 유동성 절연물질을 포함하는 예비 안테나를 형성하는 단계;
    상기 각 RFID 칩 볼 랜드들에 서로 다른 극성을 갖는 전원을 인가하여 상기 유동성 절연물질 내에서 상기 도전성 분극 파티클들을 전기적으로 연결하는 단계;
    상기 유동성 절연물질을 경화시키는 단계; 및
    상기 각 RFID 칩 볼 랜드들에 RFID 칩의 단자들을 전기적으로 연결하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  21. 제20항에 있어서,
    상기 각 도전성 분극 파티클들은 (+) 극성 및 (-) 극성을 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  22. 제21항에 있어서,
    상기 각 도전성 분극 파티클들은 N극성 및 S 극성을 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  23. 제20항에 있어서, 상기 각 RFID 칩 볼 랜드들에 RFID 칩(Radio Frequency Identification chip)의 단자들을 전기적으로 연결하는 단계 이후,
    상기 전자파 차폐 부재를 반도체 패키지에 부착하는 단계; 및
    상기 전자파 차폐 부재의 상기 RFID 칩 및 상기 반도체 패키지를 몰딩 부재로 몰딩하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  24. 제23항에 있어서,
    상기 전자파 차폐 부재를 상기 반도체 패키지에 부착하는 단계에서, 상기 전자파 차폐 부재는 상기 반도체 패키지에 포함된 상기 반도체 칩 상에 부착되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  25. 제23항에 있어서,
    상기 전자파 차폐 부재를 상기 반도체 패키지에 부착하는 단계에서, 상기 전자파 차폐 부재는 상기 반도체 패키지에 포함된 반도체 칩이 부착된 기판 상에 부착되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  26. 제23항에 있어서, 상기 RFID 칩 및 상기 반도체 패키지를 몰딩 부재로 몰딩하는 단계 이전에,
    상기 전자파 차폐 부재 및 상기 반도체 패키지에 포함된 반도체 칩이 부착된 기판 중 어느 하나에 RFID 리더 볼 랜드들을 형성하는 단계;
    상기 RFID 리더 볼 랜드들에 외부 RFID 칩과 통신하기 위한 RFID 리더를 전기적으로 연결하는 단계; 및
    상기 RFID 리더 볼 랜드들과 전기적으로 연결되는 RFID 리더 안테나를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  27. 제26항에 있어서, 상기 RFID 칩 및 상기 반도체 패키지를 몰딩 부재로 몰딩하는 단계 이전에,
    상기 기판 및 상기 반도체 칩 중 어느 하나에 박막형 2차 전지를 배치하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101441397B1 (ko) * 2013-03-11 2014-11-03 세연테크놀로지 주식회사 보호몰딩부가 구비된 rfid 태그 및 그 몰딩 방법
KR101596718B1 (ko) * 2014-04-16 2016-02-24 (주)와이솔 기능 모듈과 통신 모듈을 하나의 기판 상에 실장하는 전자 장치 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020036039A (ko) * 2000-11-07 2002-05-16 마이클 디. 오브라이언 반도체 패키지 및 그 제조방법
JP2002359319A (ja) 2001-05-31 2002-12-13 Kyocera Corp 電気素子内蔵配線基板およびその製法
WO2003010796A2 (en) 2001-07-26 2003-02-06 Conexant Systems, Inc. Structure and method for fabrication of a leadless chip carrier with embedded antenna
KR20030012994A (ko) * 2001-08-06 2003-02-14 삼성전자주식회사 볼 랜드패드와 접착제가 격리된 ｔｂｇａ 패키지와 그제조 방법 및 멀티 칩 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020036039A (ko) * 2000-11-07 2002-05-16 마이클 디. 오브라이언 반도체 패키지 및 그 제조방법
JP2002359319A (ja) 2001-05-31 2002-12-13 Kyocera Corp 電気素子内蔵配線基板およびその製法
WO2003010796A2 (en) 2001-07-26 2003-02-06 Conexant Systems, Inc. Structure and method for fabrication of a leadless chip carrier with embedded antenna
KR20030012994A (ko) * 2001-08-06 2003-02-14 삼성전자주식회사 볼 랜드패드와 접착제가 격리된 ｔｂｇａ 패키지와 그제조 방법 및 멀티 칩 패키지

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