JP4316851B2 - 半導体チップの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップの製造方法に係り、特に、絶縁層を介して回路形成面上に形成される再配線層の形成方法に関する。
【０００２】
【従来の技術】
半導体チップが搭載されたカード形、タグ形又はコイン形などの半導体装置は、豊富な情報量と高いセキュリティ性能を備えていることから、交通、流通及び情報通信等の分野で普及が進んでいる。中でも、近年開発された非接触通信式の半導体装置は、基体に外部端子を設けず、リーダライタからの電力の受給とリーダライタとの間の信号の送受信とを無線によって行うので、接触式の半導体装置のように外部端子の損壊ということが本質的になく、保存等の取り扱いが容易で長期間の使用に耐え、かつ、データの改ざんが行われにくくより一層セキュリティ性能に優れるという特徴を有しており、今後より広範囲な分野への普及が予想されている。
【０００３】
従来より、この種の非接触式半導体装置に搭載される半導体チップとしては、外部装置からの電源の受給及び外部装置との間の信号の送受信を非接触で行うための非接触通信用のアンテナコイルを有しないものが用いられていたが、近年、図１６及び図１７に示すように、絶縁層２を介して回路形成面上に再配線層３が形成され、当該再配線層３をもってアンテナコイル４が一体に形成されたコイルオンチップタイプの半導体チップ１が提案されている。
【０００４】
コイルオンチップタイプの半導体チップ１を用いると、アンテナコイルを別途用意する必要がなく、アンテナコイルと半導体チップとの接続や当該接続部の保護処理等が不要になるので、非接触式半導体装置の製造を容易化でき、その低コスト化を図ることができる。
【０００５】
また、近年においては、非接触式又は接触式を問わず、半導体装置に搭載される半導体チップとして、図１８及び図１９に示すように、外周に沿って複数個の入出力端子（パッド）５が形成された半導体チップの回路形成面に絶縁層２を介して再配線層３が形成され、当該再配線層３をもって、一端が前記入出力端子５に接続され、他端にバンプ７が形成され、半導体チップの全面にレイアウトされたバンプ設定用配線６が形成されたチップスケールパッケージ（以下、「ＣＳＰ」と略称する。）タイプの半導体チップ８が提案されている。
【０００６】
当該ＣＳＰタイプの半導体チップ８を用いると、バンプ７を半導体チップ８上の全面に自由にレイアウトすることができるので、外周に沿って形成された入出力端子５にバンプ７を形成する場合に比べてバンプ７の配列ピッチ及びバンプサイズを大きくすることができ、入出力端子５の多端子化と半導体チップのフリップチップ実装の容易化等を図ることができる。
【０００７】
【発明が解決しようとする課題】
ところで、半導体装置に適用される半導体チップの回路形成面には、図１６及び図１８に示すように、電源回路１１と、演算増幅器（オペアンプ）１２と、比較増幅器（コンパレータ）１３と、ＲＦ受信部１４と、ＲＦ送信部１５と、ＲＦシンセサイザ部１６と、論理部１７と、メモリ部１８などがブロック分けして形成されており、より高いセキュリティ性能が要求される場合には、マイクロプロセッサが内蔵される場合もある。前記電源回路１１、演算増幅器１２、比較増幅器１３、ＲＦ受信部１４、ＲＦ送信部１５及びＲＦシンセサイザ部１６は、ほとんどがアナログ回路で構成され、メモリ部１８もメモリ素子としてＥＥＰＲＯＭなどを用いる場合には、一部に電圧昇圧回路や増幅回路等のアナログ回路が存在する。これに対して、論理部１７は、ほとんどがデジタル回路で構成される。なお、従来より知られている半導体装置搭載用の半導体チップには、前記アナログ回路の一部にコイル部を備えたものもある。
【０００８】
再配線層３が一体に形成されたコイルオンチップタイプの半導体チップ１及びＣＳＰタイプの半導体チップ８においては、比較的高い誘電率を有する絶縁層２を介して半導体チップ１，８の回路形成面と再配線層３とが近接して配置されるので、図２０に模式的に示すように、回路形成面に形成された回路と再配線層３との間に寄生容量Ｃが形成される。
【０００９】
然るに、従来のコイルオンチップタイプの半導体チップ１及びＣＳＰタイプの半導体チップ８においては、アナログ回路の形成部に寄生容量Ｃが生成された場合の悪影響について、何らの考慮もされておらず、図１６乃至図１９に示すように、アンテナコイル４又はバンプ設定用配線５がアナログ回路の形成部と対向する位置にも形成されている。
【００１０】
このため、従来のコイルオンチップタイプの半導体チップ１及びＣＳＰタイプの半導体チップ８は、回路形成面に形成されたアナログ回路と再配線層３との間に寄生容量Ｃが形成され、再配線層３に発生した起電力（交流）と寄生容量Ｃとが結合して静電誘導ノイズを生じ、さらには、当該静電誘導ノイズに起因してクロストークノイズ、リンギング（ＬＣ共振ずれ）及び電源ノイズ等が発生することから、誤作動や通信特性の劣化を生じやすいという問題がある。
【００１１】
また、従来のコイルオンチップタイプの半導体チップ１及びＣＳＰタイプの半導体チップ８は、回路形成面と再配線層３とが絶縁層２を介して対向に配置されているので、回路形成面に形成された各回路に電磁誘導ノイズも発生しやすく、これに起因する誤作動や通信特性の劣化も生じやすい。
【００１２】
前記静電誘導ノイズ又は電磁誘導ノイズに起因するクロストークノイズ、リンギング及び電源ノイズ等のノイズは、前記電源回路１１、演算増幅器１２、比較増幅器１３、ＲＦ受信部１４、ＲＦ送信部１５及びＲＦシンセサイザ部１６などのアナログ回路、特に、微小な電圧波形を取り扱う演算増幅器１２及び比較増幅器１３や、微小な信号を取り扱うメモリ部１８に備えられた電圧昇圧回路及び増幅回路、それにコイル等に大きな影響を与える。また、これらのノイズは、取り扱う電圧波形や信号の周波数が高い回路ほど大きな悪影響を及ぼすので、例えば携帯電話等に適用される高周波対応の半導体チップにおいては、特に前記ノイズの発生を抑制する必要がある。
【００１３】
本発明は、かかる課題を解決するためになされたものであって、その課題とするところは、再配線層一体形の半導体チップであって、ノイズによる誤作動や通信特性の劣化を生じにくい半導体チップの製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、前記課題を解決するため、半導体チップの製造方法を、回路形成面に多数個の半導体チップ用の回路が形成された完成ウエハを用い、前記完成ウエハの回路形成面上に絶縁層を介して前記半導体チップ用の回路に含まれるアナログ回路の全部又は一部と互いに重なり合わない再配線層を形成し、しかる後に、前記再配線層が形成された完成ウエハをスクライビングして所要の半導体チップを得るという構成にした。
【００１５】
このように、半導体チップの回路形成面に形成されたアナログ回路と再配線層とを絶縁層を介して重なり合わないように配列すると、アナログ回路と再配線層との間に寄生容量が形成されず、アナログ回路に作用する静電容量ノイズの発生を防止することができる。また、アナログ回路と再配線層とが対向に配置されないので、アナログ回路に作用する電磁誘導ノイズの発生を防止することができる。よって、これら静電誘導ノイズ又は電磁誘導ノイズに起因するクロストークノイズ、リンギング及び電源ノイズ等の発生が防止され、高周波対応の再配線層一体形半導体チップについても、ノイズに起因する誤作動や通信特性の劣化を解消することができる。
【００１６】
また、完成ウエハに所要の再配線層を形成し、しかる後に完成ウエハをスクライビングして所要の半導体チップを得ると、個々の半導体チップに再配線層を形成する場合に比べてコイルオンチップ又はＣＳＰタイプの半導体チップを高能率に製造できるので、半導体チップの製造コストを低減することができる。また、完成ウエハに形成された全ての半導体チップに対して均一な厚みの再配線層を高精度に形成することができるので、通信特性のばらつきを小さくすることができる。さらに、個々の半導体チップについてスパッタ法又は真空蒸着法及びメッキ法を用いて再配線層を形成すると、半導体チップの外周部に不要の導体が付着して半導体チップの絶縁性が問題になるが、完成ウエハに再配線層を形成した場合には、スパッタ時等において完成ウエハの外周部に不要の導体が付着しても、該部は不要部分としてもともと処分されるべき部分であるので、個々の半導体チップの絶縁性に悪影響を与えることもない。
【００１７】
【発明の実施の形態】
〈半導体チップの第１例〉
本発明に係る半導体チップの第１例を、図１及び図２に基づいて説明する。図１は第１実施形態例に係る半導体チップ１Ａの平面図であり、図２は図１のＡ−Ａ断面図である。
【００１８】
本例の半導体チップ１Ａは、コイルオンチップタイプの半導体チップであって、図１及び図２に示すように、絶縁層２を介して回路形成面１ａ上に再配線層３が形成され、当該再配線層３をもってアンテナコイル４が一体に形成されている。そして、本例の半導体チップ１Ａにおいては、回路形成面１ａの中央部分に形成されたアナログ回路２１を避けて、その周辺部分に角形スパイラル状のアンテナコイル４が形成されている。
【００１９】
前記アナログ回路２１は、半導体チップ１Ａに形成されるべき全てのアナログ回路を集約化したものであっても良いし、例えば前記電源回路１１、演算増幅器１２、比較増幅器１３、ＲＦ受信部１４、ＲＦ送信部１５及びＲＦシンセサイザ部１６、それに前記メモリ部１８の一部を構成する電圧昇圧回路や増幅回路などのようにノイズの影響を特に受けやすいアナログ回路の１つであっても良い。さらには、半導体チップ１Ａに形成されるアナログ回路の一部に備えられたコイルであっても良い。
【００２０】
本例の半導体チップ１Ａは、基になる半導体チップ（より実際的には、個々の半導体チップに切り出される前の完成ウエハ）の回路形成面１ａ上に、絶縁層２を介して再配線層３を形成することによって作製される。本例の半導体チップ１Ａの基になる半導体チップとしては、公知に属する任意の半導体チップを用いることができるが、最終製品である非接触式半導体装置の薄形化を図るため、回路の非形成面１ｂが化学研磨又は機械研磨若しくはこれらの手段の組み合わせによって薄形化されたベアチップを用いることが特に好ましい。その厚さは、３００μｍ以下が好ましく、特に薄形のカードに適用されるものについては、５０μｍ〜１５０μｍ程度にすることが好ましい。また、ＣＭＯＳ技術により回路形成面に無線通信回路が形成されたものや、外部装置との間で８００ＭＨｚ以上の周波数の信号を送信、受信又は送受信する無線通信回路が回路形成面に形成されたものを用いることもできる。
【００２１】
なお、図１の例では、アンテナコイル４が複数ターン巻回されているが、当該アンテナコイル４のターン数についてはこれに限定されるものではなく、１ターン以上の任意のターン数とすることができる。さらに、アンテナコイル４の平面形状に関しても、図１及び図２の例に限定されるものではなく、例えば角部に面取りを施して、形状効果による通信特性の劣化が少ない形状とすることもできる。また、絶縁層２と再配線層３とを多段に積層して、アンテナコイル４のターン数を多くすることもできる。
【００２２】
本例の半導体チップ１Ａは、回路形成面１ａの中央部分に形成されたアナログ回路２１を避けてアンテナコイル４を形成し、アナログ回路２１とアンテナコイル４とが互いに重なり合わないように配列したので、アナログ回路２１とアンテナコイル４との間に寄生容量が形成されず、アナログ回路２１に作用する静電容量ノイズの発生を防止することができる。また、アナログ回路２１とアンテナコイル４とが対向に配置されないので、アナログ回路２１に作用する電磁誘導ノイズの発生を防止することができる。よって、これら静電誘導ノイズ又は電磁誘導ノイズに起因するクロストークノイズ、リンギング及び電源ノイズ等の発生が防止され、高周波対応のコイルオンチップについても、ノイズに起因する誤作動や通信特性の劣化を解消することができる。
【００２３】
特に、半導体チップ１Ａの基になる半導体チップとして、ＣＭＯＳ技術により回路形成面に無線通信回路が形成されたものを用いた場合には、再配線層３（アンテナコイル４）の影響を特に受けやすいこの種の半導体チップの通信特性の劣化を防止することができる。また、半導体チップ１Ａの基になる半導体チップとして、外部装置との間で８００ＭＨｚ以上の周波数の信号を送信、受信又は送受信する無線通信回路が回路形成面に形成されたものを用いた場合には、再配線層３（アンテナコイル４）の影響を特に受けやすいこの種の半導体チップの通信特性の劣化を防止することができる。
【００２４】
〈半導体チップの第２例〉
本発明に係る半導体チップの第２例を、図３に基づいて説明する。図３は第２実施形態例に係る半導体チップ１Ｂの平面図である。
【００２５】
本例の半導体チップ１Ｂも、コイルオンチップタイプの半導体チップであって、図３に示すように、絶縁層２を介して回路形成面１ａ上に再配線層３が形成され、当該再配線層３をもってアンテナコイル４が一体に形成されている。そして、本例の半導体チップ１Ｂにおいては、回路形成面１ａの一隅部に形成されたアナログ回路２１を避けて、その周辺部分に異形スパイラル状のアンテナコイル４が形成されている。その他については、前記第１実施形態例に係る半導体チップ１Ａと同じであるので、説明を省略する。
【００２６】
本例の半導体チップ１Ｂも、回路形成面１ａの一隅部に形成されたアナログ回路２１を避けてアンテナコイル４を形成し、アナログ回路２１とアンテナコイル４とが互いに重なり合わないように配列したので、アナログ回路２１に作用するノイズの影響を解消することができ、前記第１実施形態例に係る半導体チップ１Ａと同様の効果を得ることができる。
【００２７】
〈半導体チップの第３例〉
本発明に係る半導体チップの第３例を、図４及び図５に基づいて説明する。図４は第３実施形態例に係る半導体チップ１Ｃの平面図であり、図５は図４のＢ−Ｂ断面図である。
【００２８】
本例の半導体チップ１Ｃは、ＣＳＰタイプの半導体チップであって、図４及び図５に示すように、絶縁層２を介して回路形成面１ａ上に再配線層３が形成され、当該再配線層３をもって、一端が入出力端子５に接続されかつ他端が半導体チップ１Ｃの全面にレイアウトされたバンプ設定用配線６が形成され、当該バンプ設定用配線６の他端にバンプ７が形成されている。そして、本例の半導体チップ１Ｃにおいては、回路形成面１ａの一部に形成されたアナログ回路２１を避けてその周辺部分にバンプ設定用配線６が引き回され、アナログ回路２１の形成部分を境として、その側方にのみバンプ７が配列されている。その他については、前記第１実施形態例に係る半導体チップ１Ａと同じであるので、説明を省略する。
【００２９】
本例の半導体チップ１Ｃも、回路形成面１ａの一部に形成されたアナログ回路２１を避けてバンプ設定用配線６及びバンプ７を形成し、アナログ回路２１とこれらバンプ設定用配線６及びバンプ７とが互いに重なり合わないように配列したので、アナログ回路２１に作用するノイズの影響を解消することができ、前記第１実施形態例に係る半導体チップ１Ａと同様の効果を得ることができる。
【００３０】
〈半導体チップの第４例〉
本発明に係る半導体チップの第４例を、図６に基づいて説明する。図６は第４実施形態例に係る半導体チップ１Ｄの平面図である。
【００３１】
本例の半導体チップ１Ｄも、ＣＳＰタイプの半導体チップであって、図６に示すように、絶縁層２を介して回路形成面１ａ上に再配線層３が形成され、当該再配線層３をもって、一端が入出力端子５に接続されかつ他端が半導体チップ１Ｄの全面にレイアウトされたバンプ設定用配線６が形成され、当該バンプ設定用配線６の他端にバンプ７が形成されている。そして、本例の半導体チップ１Ｄにおいては、回路形成面１ａの一部に形成されたアナログ回路２１を避けてその周辺部分にバンプ設定用配線６が引き回され、アナログ回路２１の形成部分を境として、その上方及び側方にバンプ７が配列されている。その他については、前記第３実施形態例に係る半導体チップ１Ｃと同じであるので、説明を省略する。
【００３２】
本例の半導体チップ１Ｃも、回路形成面１ａの一部に形成されたアナログ回路２１を避けてバンプ設定用配線６及びバンプ７を形成し、アナログ回路２１とこれらバンプ設定用配線６及びバンプ７とが互いに重なり合わないように配列したので、前記第３実施形態例に係る半導体チップ１Ｃと同様の効果を得ることができる。
【００３３】
〈半導体チップの第５例〉
本発明に係る半導体チップの第５例を、図７に基づいて説明する。図７は第５実施形態例に係る半導体チップ１Ｅの平面図である。
【００３４】
本例の半導体チップ１Ｅも、ＣＳＰタイプの半導体チップであって、図７に示すように、絶縁層２を介して回路形成面１ａ上に再配線層３が形成され、当該再配線層３をもって、一端が入出力端子５に接続されかつ他端が半導体チップ１Ｅの全面にレイアウトされたバンプ設定用配線６が形成され、当該バンプ設定用配線６の他端にバンプ７が形成されている。そして、本例の半導体チップ１Ｅにおいては、回路形成面１ａの２箇所に形成されたアナログ回路２１を避けてその周辺部分にバンプ設定用配線６が引き回され、アナログ回路２１の形成部分の前後左右にバンプ７が配列されている。その他については、前記第３実施形態例に係る半導体チップ１Ｃと同じであるので、説明を省略する。
【００３５】
本例の半導体チップ１Ｅも、回路形成面１ａの一部に形成されたアナログ回路２１を避けてバンプ設定用配線６及びバンプ７を形成し、アナログ回路２１とこれらバンプ設定用配線６及びバンプ７とが互いに重なり合わないように配列したので、前記第３実施形態例に係る半導体チップ１Ｃと同様の効果を得ることができる。
【００３６】
〈再配線層の形成方法の第１例〉
以下、前記アンテナコイル４又はバンプ設定用配線６を構成する再配線層３の形成方法の第１例を、図８乃至図１０に基づいて説明する。図８は所定のプロセス処理を経て完成されたいわゆる完成ウエハの平面図、図９は再配線層３の形成方法の第１例を示す工程図、図１０は再配線層３が形成された完成ウエハの平面図である。
【００３７】
図８に示すように、完成ウエハ３１には、最外周部を除く内周部分に多数個の半導体チップ用の回路３２が等間隔に形成されており、その回路形成面側には、所要の表面保護膜３３（図９参照）が形成されている。
【００３８】
図９に示す再配線層の形成方法の第１例では、まず図９（ａ）に示すように、完成ウエハ３１の回路形成面に形成された表面保護膜３３上に、アルミニウム又はアルミニウム合金若しくは銅又は銅合金を用いて、金属スパッタ層又は金属蒸着層３４を均一に形成する。次いで、図９（ｂ）に示すように、当該金属スパッタ層又は金属蒸着層３４上にフォトレジスト層３５を均一に形成し、形成されたフォトレジスト層３５にアンテナコイル４又はバンプ設定用配線６を含む所要のパターンが形成されたマスク３６を被せ、マスク３６の外側から所定波長の光３７を照射してフォトレジスト層３５を露光する。しかる後に露光されたフォトレジスト層３５の現像処理を行い、図９（ｃ）に示すように、フォトレジスト層３５の露光部分を除去して、前記金属スパッタ層又は金属蒸着層３４の前記露光パターンと対応する部分を露出させる。金属スパッタ層又は金属蒸着層３４の露出パターンには、図１０に示すように、リング状の電極部３７と、前記アナログ回路２１を除く部分に形成されたアンテナコイル４又はバンプ設定用配線６と、これら電極部３７と各アンテナコイル４又は各バンプ設定用配線６とを連結するリード部３８とが含まれる。次いで、前記電極部３７を一方の電極として、金属スパッタ層又は金属蒸着層３４の露出部分に電気めっき又は精密電鋳を施し、図９（ｄ）に示すように、金属スパッタ層又は金属蒸着層３４の露出部分に金属めっき層３９を積層する。次いで、完成ウエハ３１の表面に付着したフォトレジスト層３５をアッシング処理等によって除去し、図９（ｅ）に示すように、均一な金属スパッタ層又は金属蒸着層３４上に電極部３７とアンテナコイル４又はバンプ設定用配線６とリード部３８とを有する金属めっき層３９が形成された完成ウエハ３１を得る。次いで、金属めっき層３９より露出した金属スパッタ層又は金属蒸着層３４を選択的にエッチングし、図９（ｆ）に示すように、金属めっき層３９より露出した金属スパッタ層又は金属蒸着層３４を除去する。これによって、金属スパッタ層又は金属蒸着層３４と金属めっき層３９とが形成された完成ウエハ３１が得られる。最後に、前記完成ウエハ３１をスクライビングして、図１乃至図７に示す所要の半導体チップＩＣ素子１Ａ〜１Ｅを得る。
【００３９】
なお、本例においては、金属めっき層３９の形成手段として電気めっき法又は精密電鋳法を用いたが、かかる構成に代えて、無電解めっき法を用いて前記金属めっき層３９を形成することもできる。この場合には、金属めっき層３９の形成に電極を必要としないので、フォトレジスト層３５の露光に際して、電極部３７の形成とリード部３８の形成が不要になる。
【００４０】
無電解めっきは、化学めっきとも呼ばれ、素地金属をめっき金属の金属塩溶液中に浸して金属イオンを素地表面に析出させるもので、比較的簡単な設備で密着力が強く均一で十分な厚みを有するめっき層が得られるという特徴がある。前記金属塩は、めっきする金属イオンの供給源となるものであり、銅をめっきする場合には、硫酸銅、塩化第二銅、硝酸銅等の溶液がめっき液として用いられる。銅などの金属イオンは、素地となる金属スパッタ層又は金属蒸着層３４上にのみに析出し、絶縁性の表面保護層３３上には析出しない。素地材は、めっき金属イオンに対してイオン化傾向が小さく、かつ、めっき金属イオンの析出に対する触媒作用をもつ必要がある。このため、アルミニウムからなる金属スパッタ層又は金属蒸着層６上に銅をめっきする場合には、アルミニウム層の表面にニッケルを数μｍ以下の厚さに形成し、硝酸亜鉛液に数秒間浸して亜鉛に置換する前処理を施すことが好ましい。
【００４１】
一方、電気めっき法及び精密電鋳法は、めっき金属のイオンを含むめっき浴中に金属スパッタ層又は金属蒸着層３４が形成された完成ウエハ３１とめっき金属からなる電極とを浸漬し、完成ウエハ３１に形成された金属スパッタ層又は金属蒸着層３４を陰極、めっき浴中に浸漬された電極を陽極として電圧を印加し、めっき浴中の金属イオンを金属スパッタ層又は金属蒸着層３４の表面に析出させる方法である。電気めっき法及び精密電鋳法も、銅をめっきする場合には、硫酸銅、塩化第二銅、硝酸銅等の溶液がめっき液として用いられる。
【００４２】
本例の再配線層３の形成方法は、完成ウエハ３１に所要のアンテナコイル４又はバンプ設定用配線６を含む所要の導電パターンを形成し、しかる後に完成ウエハ３１をスクライビングして所要の半導体チップ１Ａ〜１Ｅを得るという構成にしたので、個々の半導体チップにアンテナコイル４又はバンプ設定用配線６を形成する場合に比べてコイルオンチップ又はＣＳＰタイプの半導体チップを高能率に製造でき、その製造コストを低減することができる。また、ウエハ３１に形成された全ての半導体チップに対して均一な厚みのアンテナコイル４又はバンプ設定用配線６を高精度に形成することができるので、通信特性のばらつきを小さくすることができる。さらに、個々の半導体チップ１Ａ〜１Ｅについてスパッタ法又は真空蒸着法及びメッキ法を用いてアンテナコイル４又はバンプ設定用配線６を形成すると、半導体チップ１Ａ〜１Ｅの外周部に不要の導体が付着して半導体チップの絶縁性が問題になるが、完成ウエハ３１にアンテナコイル４又はバンプ設定用配線６を含む所要の導電パターンを形成した場合には、スパッタ時等において完成ウエハ３１の外周部に不要の導体が付着しても、該部は不要部分としてもともと処分されるべき部分であるので、個々の半導体チップ１Ａ〜１Ｅの絶縁性に悪影響を与えることもない。加えて、本例の再配線層３の形成方法は、フォトレジスト層３５がある状態で金属めっき層３９の形成を行い、しかる後に金属スパッタ層又は金属蒸着層３４の金属めっき層３９が積層されていない部分をエッチングによって除去するようにしたので、図８（ｅ）に示すように、金属めっき層３９が金属スパッタ層又は金属蒸着層３４の上面にのみ積層され、幅方向に広がらないので、精密なアンテナコイル４又はバンプ設定用配線６を形成することができ、狭い面積内に巻数の多いアンテナコイル４又は多数のバンプ設定用配線６を形成することができる。
【００４３】
〈再配線層の形成方法の第２例〉
次いで、再配線層３の形成方法の第２例を、図１１に基づいて説明する。図１１は再配線層３の形成方法の第２例を示す工程図である。
【００４４】
本例の再配線層３の形成方法では、図１１（ａ）に示すように、完成ウエハ３１に形成された表面保護膜３３上にフォトレジスト層３５を均一に形成し、形成されたフォトレジスト層３５にアンテナコイル４又はバンプ設定用配線６を含む所要のパターンが形成されたマスク３５を被せ、マスク３６の外側から所定波長の光３７を照射してフォトレジスト層３５を露光する。しかる後に、露光されたフォトレジスト層３５の現像処理を行い、図１１（ｂ）に示すように、フォトレジスト層３５の露光部分を除去して、表面保護膜３３の前記露光パターンと対応する部分を露出させる。フォトレジスト層３５の露光パターンは、図１０に示すように、電極部３７と前記アナログ回路２１を除く部分に形成されたアンテナコイル４又はバンプ設定用配線６とリード部３８とを含む形状にすることができる。次いで、現像処理後の完成ウエハ３１をスパッタ装置又は真空蒸着装置に装着し、図１１（ｃ）に示すように、前記表面保護膜３３の露出部分に金属スパッタ層又は金属蒸着層３４を形成する。次いで、図１１（ｄ）に示すように、完成ウエハ３１に付着したフォトレジスト層３５をアッシング処理等によって除去した後、電極部３７を一方の電極として、金属スパッタ層又は金属蒸着層３４に電気めっきを施し、図１１（ｅ）に示すように、金属スパッタ層又は金属蒸着層３４の露出部分に金属めっき層３９を積層する。最後に、前記完成ウエハ３１をスクライビングして、図１乃至図７に示す所要の半導体チップＩＣ素子１Ａ〜１Ｅを得る。
【００４５】
なお、本例の再配線層３の形成方法においても、金属めっき層３９の形成手段として電気めっき法を用いたが、かかる構成に代えて、無電解めっき法を用いて前記金属めっき層３９を形成することもできる。この場合には、金属めっき層３９の形成に電極を必要としないので、フォトレジスト層３５の露光に際して、電極部３７の形成とリード部３８の形成が不要になる。
【００４６】
本例の再配線層３の形成方法は、前記第１例に係る再配線層３の形成方法と同様の効果を有するほか、完成ウエハ３１に導電パターンを形成するための工程数を少なくできるので、コイルオンチップ又はＣＳＰタイプの半導体チップをより高能率に製造することができる。
【００４７】
〈半導体装置の第１例〉
次に、本発明に係る半導体装置の第１例を、図１２に基づいて説明する。図１２は第１実施形態例に係る半導体装置４０の断面図である。
【００４８】
第１実施形態例に係る半導体装置４０は、図１２に示すように、前記コイルオンチップタイプの半導体チップ１Ａ又は１Ｂを、接着剤層４１と２枚のカバーシート４２とからなる基体内にケーシングしたことを特徴とする。接着剤層４１を構成する接着剤としては、所要の接着強度を有するものであれば公知に属する任意の接着剤を用いることができるが、量産性に優れることから、ホットメルト接着剤を用いることが特に好ましい。また、カバーシート４２としては、所要の強度と印刷性を有するものであれば公知に属する任意のシート材料を用いることができるが、例えばポリエチレンテレフタレートのように焼却しても有害物質の発生が少ない高分子シートや紙を用いることが特に好ましい。本例の半導体装置４０は、片面に接着剤層４１が形成された第１のカバーシート４２の接着剤層４１上に半導体チップ１Ａ又は１Ｂを固定し、次いで、前記第１のカバーシート４２の半導体チップ接着面に、片面に接着剤層４１が形成された第２のカバーシート４２の接着剤層４１を接着することによって形成できる。
【００４９】
本例の半導体装置４０は、アナログ回路２１とアンテナコイル４とが絶縁層２を介して重なり合わないように配列された半導体チップ１Ａ又は１Ｂを搭載したので、アナログ回路２１とアンテナコイル４との間に寄生容量が形成されず、アナログ回路２１に作用する静電容量ノイズの発生を防止することができる。また、アナログ回路２１とアンテナコイル４とが対向に配置されないので、アナログ回路２１に作用する電磁誘導ノイズの発生を防止することができる。よって、これら静電誘導ノイズ又は電磁誘導ノイズに起因するクロストークノイズ、リンギング及び電源ノイズ等の発生が防止され、コイルオンチップタイプの半導体チップ１Ａ又は１Ｂを搭載した非接触半導体装置の通信特性を改善できる。また、所要の半導体チップ１Ａ又は１Ｂを２枚のカバーシート４２にてケーシングするだけで製造できるので、安価かつ超小型に製造できる。
【００５０】
〈半導体装置の第２例〉
次に、本発明に係る半導体装置の第２例を、図１３及び図１４に基づいて説明する。図１３は第２実施形態例に係る半導体装置の断面図、図１４は第２実施形態例に係る半導体装置に備えられるブースタコイルの平面図である。
【００５１】
第２実施形態例に係る半導体装置５０は、図１３に示すように、前記コイルオンチップタイプの半導体チップ１Ａ又は１Ｂと、これらの半導体チップ１Ａ又は１Ｂに一体形成されたアンテナコイル４と図示しないリーダライタに備えられたアンテナコイルとの電磁結合を強化するためのブースタコイル５１が形成された絶縁基板５２とを、接着剤層４１とカバーシート４２とからなる基体内にケーシングしたことを特徴とする。
【００５２】
ブースタコイル５１は、図１４に示すように、巻径が小さな第１コイル５１ａと巻径が大きな第２コイル５１ｂとからなり、互いに電気的に接続されている。第１コイル５１ａは、半導体チップ１Ａ又は１Ｂに一体形成されたアンテナコイル４と主に電磁結合されるコイルであり、その平面形状及び寸法が、半導体チップ１Ａ又は１Ｂに一体形成されたアンテナコイル４と同一又は相似形に形成される。一方、第２コイル５１ｂは、リーダライタに備えられたアンテナコイルと主に電磁結合するコイルであり、その平面形状及び寸法は、接着剤層４１とカバーシート４２とによって構成される基体内に収まる範囲でなるべく大きく形成される。なお、図１４の例では、第１コイル５１ａ及び第２コイル５１ｂが共に複数のターン数を有する矩形スパイラル状に形成されているが、各コイル５１ａ，５１ｂのターン数や平面形状はこれに限定されるものではなく、任意に形成することができる。このブースタコイル５１は、絶縁基板５２の片面に形成された均一厚さの導電性金属層にエッチングを施して所要のコイルパターンを形成するエッチング法や、絶縁基板５２の片面に導電性インクを用いて所要のコイルパターンを印刷形成する印刷法をもって形成することができる。
【００５３】
なお、接着剤層４１を構成する接着剤の種類やカバーシート４２を構成するシート材料の種類については、第１実施形態例に係る半導体装置４０と同じであるので、重複を避けるために説明を省略する。
【００５４】
本例の半導体装置５０は、第１実施形態例に係る半導体装置４０と同様の効果を有するほか、ブースタコイルを備えたので、半導体チップ１Ａ又は１Ｂに一体形成されたアンテナコイル４と図示しないリーダライタに備えられたアンテナコイルとの電磁結合を強化できるという効果がある。
【００５５】
〈半導体装置の第３例〉
次に、本発明に係る半導体装置の第２例を、図１５に基づいて説明する。図１５は第３実施形態例に係る半導体装置の要部断面図である。
【００５６】
第３実施形態例に係る半導体装置６０は、図１５に示すように、第１配線層６１、第１絶縁層６２、第２配線層６３、第１配線層６１と第２配線層６３とを接続する接続部６３ａ、第２絶縁層６４、半導体チップ１Ｃ、他の搭載部品６６、第２配線層６３と半導体チップ１Ｃとを接続する導体６７、第２配線層６３と他の搭載部品６６とを接続する導体６８、半導体チップ１Ｃと他の搭載部品６６と導体６７，６８を一体に封止するモールド樹脂６９、第１配線層６１の外面に局部的に形成されたニッケル層（金属膜）７０、第１配線層６１の外面を覆う保護樹脂層７１、ニッケル層７０に形成された外部端子７２から構成されている。
【００５７】
第１配線層６１、第２配線層６３及び接続部６３ａは、銅又は銅合金を電気めっき（電鋳）することによって形成される。銅合金としては、耐腐食性や密着性に優れることなどから、銅−ニッケル合金又は銅−ニッケル−銀合金が特に適する。接続部６３ａは、第１絶縁層６２に開設された第１開口部６２ａ内に形成され、第１配線層６１と第２配線層６３とを電気的に接続する。
【００５８】
第１絶縁層６２、第２絶縁層６４及び保護樹脂層７１は、絶縁性樹脂によって形成される。なお、絶縁性樹脂としては、これら第１絶縁層６２、第２絶縁層６４及び保護樹脂層７１の形成を容易にするため、感光性樹脂を用いることもできる。第１絶縁層６２には、接続部６３ａを形成するための第１開口部６２ａが所要の配列で形成され、第２絶縁層６４には、導体６７，６８を貫通するための第２開口部６４ａが所要の配列で形成される。
【００５９】
他の搭載部品６６としては、トランジスタ、ダイオード、抵抗、インダクタ、コンデンサ、水晶発振子、フィルタ、バラン、アンテナ、機能モジュールなどのチップ部品や外部接続コネクタなどを搭載することができる。なお、前記機能モジュールには、ＶＣＯ、ＰＬＬ又は電源レギュレータなどが含まれる。
【００６０】
他の搭載部品６６と第２配線層６３とを接続する導体６８としては、導電ペーストや異方性導電接着剤などを用いることもできるが、安価にして信頼性の高い接続が可能であることから、はんだが特に適する。
【００６１】
モールド樹脂６９は、前記半導体チップ１Ｃと、他の搭載部品６６と、これら各搭載部品１Ｃ，６６と第２配線層６３との接続部とを一体に樹脂封止するものであって、従来より半導体チップの樹脂封止に適用されている各種の樹脂材料を用いて形成することができる。
【００６２】
ニッケル層７０は、外部端子７２の形成を容易にするものであって、外部端子７２を形成しようとする第１配線層６１の端子部に形成される。
【００６３】
外部端子７２は、本実施形態例に係る半導体装置６０を外部装置、例えばプリント配線基板に接続するために使用されるものであって、安価にして信頼性の高い接続が容易に行えることから、はんだで形成することが特に好ましい。
【００６４】
本例の半導体装置６０は、第１実施例に係る半導体装置４０と同様の効果を有するほか、搭載部品１Ｃ，６６の配線手段を配線層６１，６３と保護樹脂層６２，６４とから構成したので、従来の多層基板のコア材に相当する部分を省略することができ、薄形にして安価な半導体装置を得ることができる。また、配線層６１，６３を用いたので、リードフレームや金属箔エッチング又は導電ペースト印刷により形成された配線層を備えた基板を用いる場合に比べて配線パターンの高密度化、高精度化、微小化及び均質化を図ることができ、小型にして高周波対応性の高い半導体モジュールを得ることができる。さらに、第１配線層６１及びこれと電気的に接続された第２配線層６３とを２層に形成したので、配線層６１，６３の形成面積を減少することができ、半導体装置の小型化を図ることができる。
【００６５】
なお、前記実施形態例では、配線層を２層に形成したが３層以上に形成することももちろん可能である。また、前記実施形態例では、半導体チップとしてＣＳＰタイプの半導体チップ１Ｃを用いたが、他のＣＳＰタイプの半導体チップ１Ｄ，１Ｅを用いることもできる。
【００６６】
【発明の効果】
以上説明したように、本発明によると、半導体チップの回路形成面に形成されたアナログ回路と再配線層とを絶縁層を介して重なり合わないように配列するので、アナログ回路と再配線層との間に寄生容量が形成されず、アナログ回路に作用する静電容量ノイズの発生を防止することができる。また、アナログ回路と再配線層とが対向に配置されないので、アナログ回路に作用する電磁誘導ノイズの発生を防止することができる。よって、これら静電誘導ノイズ又は電磁誘導ノイズに起因するクロストークノイズ、リンギング及び電源ノイズ等の発生が防止され、高周波対応の再配線層一体形半導体チップについても、ノイズに起因する誤作動や通信特性の劣化を解消することができる。
【００６７】
また、本発明によると、完成ウエハに所要の再配線層を形成した後に完成ウエハをスクライビングして所要の半導体チップを得るので、個々の半導体チップに再配線層を形成する場合に比べてコイルオンチップ又はＣＳＰタイプの半導体チップを高能率に製造することができ、半導体チップの製造コストを低減することができる。また、完成ウエハに形成された全ての半導体チップに対して均一な厚みの再配線層を高精度に形成することができるので、通信特性のばらつきを小さくすることができる。さらに、個々の半導体チップについてスパッタ法又は真空蒸着法及びメッキ法を用いて再配線層を形成すると、半導体チップの外周部に不要の導体が付着して半導体チップの絶縁性が問題になるが、完成ウエハに再配線層を形成した場合には、スパッタ時等において完成ウエハの外周部に不要の導体が付着しても、該部は不要部分としてもともと処分されるべき部分であるので、個々の半導体チップの絶縁性に悪影響を与えることもない。
【図面の簡単な説明】
【図１】第１実施形態例に係る半導体チップ１Ａの平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】第２実施形態例に係る半導体チップ１Ｂの平面図である。
【図４】第３実施形態例に係る半導体チップ１Ｃの平面図である。
【図５】図４のＢ−Ｂ断面図である。
【図６】第４実施形態例に係る半導体チップ１Ｄの平面図である。
【図７】第５実施形態例に係る半導体チップ１Ｅの平面図である。
【図８】所定のプロセス処理を経て完成されたいわゆる完成ウエハの平面図である。
【図９】再配線層の形成方法の第１例を示す工程図である。
【図１０】再配線層３が形成された完成ウエハの平面図である。
【図１１】再配線層の形成方法の第２例を示す工程図である。
【図１２】第１実施形態例に係る半導体装置の断面図である。
【図１３】第２実施形態例に係る半導体装置の断面図である。
【図１４】第２実施形態例に係る半導体装置に備えられるブースタコイルの平面図である。
【図１５】第３実施形態例に係る半導体装置の要部断面図である。
【図１６】従来のコイルオンチップタイプの半導体チップの平面図である。
【図１７】従来のコイルオンチップタイプの半導体チップの断面図である。
【図１８】従来のＣＳＰタイプの半導体チップの平面図である。
【図１９】従来のＣＳＰタイプの半導体チップの断面図である。
【図２０】半導体チップの回路部とアンテナコイルとの間に形成される寄生容量の説明図である。
【符号の説明】
１Ａ〜１Ｅ 半導体チップ
２ 絶縁層
３ 再配線層
４ アンテナコイル
６ バンプ形成用配線
１１ 電源回路
１２ 演算増幅器
１３ 比較増幅器
１４ ＲＦ受信部
１５ ＲＦ送信部
１６ ＲＦシンセサイザ部
２１ アナログ回路
４０，５０，６０ 半導体装置
【発明の属する技術分野】
本発明は、半導体チップの製造方法に係り、特に、絶縁層を介して回路形成面上に形成される再配線層の形成方法に関する。
【０００２】
【従来の技術】
半導体チップが搭載されたカード形、タグ形又はコイン形などの半導体装置は、豊富な情報量と高いセキュリティ性能を備えていることから、交通、流通及び情報通信等の分野で普及が進んでいる。中でも、近年開発された非接触通信式の半導体装置は、基体に外部端子を設けず、リーダライタからの電力の受給とリーダライタとの間の信号の送受信とを無線によって行うので、接触式の半導体装置のように外部端子の損壊ということが本質的になく、保存等の取り扱いが容易で長期間の使用に耐え、かつ、データの改ざんが行われにくくより一層セキュリティ性能に優れるという特徴を有しており、今後より広範囲な分野への普及が予想されている。
【０００３】
従来より、この種の非接触式半導体装置に搭載される半導体チップとしては、外部装置からの電源の受給及び外部装置との間の信号の送受信を非接触で行うための非接触通信用のアンテナコイルを有しないものが用いられていたが、近年、図１６及び図１７に示すように、絶縁層２を介して回路形成面上に再配線層３が形成され、当該再配線層３をもってアンテナコイル４が一体に形成されたコイルオンチップタイプの半導体チップ１が提案されている。
【０００４】
コイルオンチップタイプの半導体チップ１を用いると、アンテナコイルを別途用意する必要がなく、アンテナコイルと半導体チップとの接続や当該接続部の保護処理等が不要になるので、非接触式半導体装置の製造を容易化でき、その低コスト化を図ることができる。
【０００５】
また、近年においては、非接触式又は接触式を問わず、半導体装置に搭載される半導体チップとして、図１８及び図１９に示すように、外周に沿って複数個の入出力端子（パッド）５が形成された半導体チップの回路形成面に絶縁層２を介して再配線層３が形成され、当該再配線層３をもって、一端が前記入出力端子５に接続され、他端にバンプ７が形成され、半導体チップの全面にレイアウトされたバンプ設定用配線６が形成されたチップスケールパッケージ（以下、「ＣＳＰ」と略称する。）タイプの半導体チップ８が提案されている。
【０００６】
当該ＣＳＰタイプの半導体チップ８を用いると、バンプ７を半導体チップ８上の全面に自由にレイアウトすることができるので、外周に沿って形成された入出力端子５にバンプ７を形成する場合に比べてバンプ７の配列ピッチ及びバンプサイズを大きくすることができ、入出力端子５の多端子化と半導体チップのフリップチップ実装の容易化等を図ることができる。
【０００７】
【発明が解決しようとする課題】
ところで、半導体装置に適用される半導体チップの回路形成面には、図１６及び図１８に示すように、電源回路１１と、演算増幅器（オペアンプ）１２と、比較増幅器（コンパレータ）１３と、ＲＦ受信部１４と、ＲＦ送信部１５と、ＲＦシンセサイザ部１６と、論理部１７と、メモリ部１８などがブロック分けして形成されており、より高いセキュリティ性能が要求される場合には、マイクロプロセッサが内蔵される場合もある。前記電源回路１１、演算増幅器１２、比較増幅器１３、ＲＦ受信部１４、ＲＦ送信部１５及びＲＦシンセサイザ部１６は、ほとんどがアナログ回路で構成され、メモリ部１８もメモリ素子としてＥＥＰＲＯＭなどを用いる場合には、一部に電圧昇圧回路や増幅回路等のアナログ回路が存在する。これに対して、論理部１７は、ほとんどがデジタル回路で構成される。なお、従来より知られている半導体装置搭載用の半導体チップには、前記アナログ回路の一部にコイル部を備えたものもある。
【０００８】
再配線層３が一体に形成されたコイルオンチップタイプの半導体チップ１及びＣＳＰタイプの半導体チップ８においては、比較的高い誘電率を有する絶縁層２を介して半導体チップ１，８の回路形成面と再配線層３とが近接して配置されるので、図２０に模式的に示すように、回路形成面に形成された回路と再配線層３との間に寄生容量Ｃが形成される。
【０００９】
然るに、従来のコイルオンチップタイプの半導体チップ１及びＣＳＰタイプの半導体チップ８においては、アナログ回路の形成部に寄生容量Ｃが生成された場合の悪影響について、何らの考慮もされておらず、図１６乃至図１９に示すように、アンテナコイル４又はバンプ設定用配線５がアナログ回路の形成部と対向する位置にも形成されている。
【００１０】
このため、従来のコイルオンチップタイプの半導体チップ１及びＣＳＰタイプの半導体チップ８は、回路形成面に形成されたアナログ回路と再配線層３との間に寄生容量Ｃが形成され、再配線層３に発生した起電力（交流）と寄生容量Ｃとが結合して静電誘導ノイズを生じ、さらには、当該静電誘導ノイズに起因してクロストークノイズ、リンギング（ＬＣ共振ずれ）及び電源ノイズ等が発生することから、誤作動や通信特性の劣化を生じやすいという問題がある。
【００１１】
また、従来のコイルオンチップタイプの半導体チップ１及びＣＳＰタイプの半導体チップ８は、回路形成面と再配線層３とが絶縁層２を介して対向に配置されているので、回路形成面に形成された各回路に電磁誘導ノイズも発生しやすく、これに起因する誤作動や通信特性の劣化も生じやすい。
【００１２】
前記静電誘導ノイズ又は電磁誘導ノイズに起因するクロストークノイズ、リンギング及び電源ノイズ等のノイズは、前記電源回路１１、演算増幅器１２、比較増幅器１３、ＲＦ受信部１４、ＲＦ送信部１５及びＲＦシンセサイザ部１６などのアナログ回路、特に、微小な電圧波形を取り扱う演算増幅器１２及び比較増幅器１３や、微小な信号を取り扱うメモリ部１８に備えられた電圧昇圧回路及び増幅回路、それにコイル等に大きな影響を与える。また、これらのノイズは、取り扱う電圧波形や信号の周波数が高い回路ほど大きな悪影響を及ぼすので、例えば携帯電話等に適用される高周波対応の半導体チップにおいては、特に前記ノイズの発生を抑制する必要がある。
【００１３】
本発明は、かかる課題を解決するためになされたものであって、その課題とするところは、再配線層一体形の半導体チップであって、ノイズによる誤作動や通信特性の劣化を生じにくい半導体チップの製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、前記課題を解決するため、半導体チップの製造方法を、回路形成面に多数個の半導体チップ用の回路が形成された完成ウエハを用い、前記完成ウエハの回路形成面上に絶縁層を介して前記半導体チップ用の回路に含まれるアナログ回路の全部又は一部と互いに重なり合わない再配線層を形成し、しかる後に、前記再配線層が形成された完成ウエハをスクライビングして所要の半導体チップを得るという構成にした。
【００１５】
このように、半導体チップの回路形成面に形成されたアナログ回路と再配線層とを絶縁層を介して重なり合わないように配列すると、アナログ回路と再配線層との間に寄生容量が形成されず、アナログ回路に作用する静電容量ノイズの発生を防止することができる。また、アナログ回路と再配線層とが対向に配置されないので、アナログ回路に作用する電磁誘導ノイズの発生を防止することができる。よって、これら静電誘導ノイズ又は電磁誘導ノイズに起因するクロストークノイズ、リンギング及び電源ノイズ等の発生が防止され、高周波対応の再配線層一体形半導体チップについても、ノイズに起因する誤作動や通信特性の劣化を解消することができる。
【００１６】
また、完成ウエハに所要の再配線層を形成し、しかる後に完成ウエハをスクライビングして所要の半導体チップを得ると、個々の半導体チップに再配線層を形成する場合に比べてコイルオンチップ又はＣＳＰタイプの半導体チップを高能率に製造できるので、半導体チップの製造コストを低減することができる。また、完成ウエハに形成された全ての半導体チップに対して均一な厚みの再配線層を高精度に形成することができるので、通信特性のばらつきを小さくすることができる。さらに、個々の半導体チップについてスパッタ法又は真空蒸着法及びメッキ法を用いて再配線層を形成すると、半導体チップの外周部に不要の導体が付着して半導体チップの絶縁性が問題になるが、完成ウエハに再配線層を形成した場合には、スパッタ時等において完成ウエハの外周部に不要の導体が付着しても、該部は不要部分としてもともと処分されるべき部分であるので、個々の半導体チップの絶縁性に悪影響を与えることもない。
【００１７】
【発明の実施の形態】
〈半導体チップの第１例〉
本発明に係る半導体チップの第１例を、図１及び図２に基づいて説明する。図１は第１実施形態例に係る半導体チップ１Ａの平面図であり、図２は図１のＡ−Ａ断面図である。
【００１８】
本例の半導体チップ１Ａは、コイルオンチップタイプの半導体チップであって、図１及び図２に示すように、絶縁層２を介して回路形成面１ａ上に再配線層３が形成され、当該再配線層３をもってアンテナコイル４が一体に形成されている。そして、本例の半導体チップ１Ａにおいては、回路形成面１ａの中央部分に形成されたアナログ回路２１を避けて、その周辺部分に角形スパイラル状のアンテナコイル４が形成されている。
【００１９】
前記アナログ回路２１は、半導体チップ１Ａに形成されるべき全てのアナログ回路を集約化したものであっても良いし、例えば前記電源回路１１、演算増幅器１２、比較増幅器１３、ＲＦ受信部１４、ＲＦ送信部１５及びＲＦシンセサイザ部１６、それに前記メモリ部１８の一部を構成する電圧昇圧回路や増幅回路などのようにノイズの影響を特に受けやすいアナログ回路の１つであっても良い。さらには、半導体チップ１Ａに形成されるアナログ回路の一部に備えられたコイルであっても良い。
【００２０】
本例の半導体チップ１Ａは、基になる半導体チップ（より実際的には、個々の半導体チップに切り出される前の完成ウエハ）の回路形成面１ａ上に、絶縁層２を介して再配線層３を形成することによって作製される。本例の半導体チップ１Ａの基になる半導体チップとしては、公知に属する任意の半導体チップを用いることができるが、最終製品である非接触式半導体装置の薄形化を図るため、回路の非形成面１ｂが化学研磨又は機械研磨若しくはこれらの手段の組み合わせによって薄形化されたベアチップを用いることが特に好ましい。その厚さは、３００μｍ以下が好ましく、特に薄形のカードに適用されるものについては、５０μｍ〜１５０μｍ程度にすることが好ましい。また、ＣＭＯＳ技術により回路形成面に無線通信回路が形成されたものや、外部装置との間で８００ＭＨｚ以上の周波数の信号を送信、受信又は送受信する無線通信回路が回路形成面に形成されたものを用いることもできる。
【００２１】
なお、図１の例では、アンテナコイル４が複数ターン巻回されているが、当該アンテナコイル４のターン数についてはこれに限定されるものではなく、１ターン以上の任意のターン数とすることができる。さらに、アンテナコイル４の平面形状に関しても、図１及び図２の例に限定されるものではなく、例えば角部に面取りを施して、形状効果による通信特性の劣化が少ない形状とすることもできる。また、絶縁層２と再配線層３とを多段に積層して、アンテナコイル４のターン数を多くすることもできる。
【００２２】
本例の半導体チップ１Ａは、回路形成面１ａの中央部分に形成されたアナログ回路２１を避けてアンテナコイル４を形成し、アナログ回路２１とアンテナコイル４とが互いに重なり合わないように配列したので、アナログ回路２１とアンテナコイル４との間に寄生容量が形成されず、アナログ回路２１に作用する静電容量ノイズの発生を防止することができる。また、アナログ回路２１とアンテナコイル４とが対向に配置されないので、アナログ回路２１に作用する電磁誘導ノイズの発生を防止することができる。よって、これら静電誘導ノイズ又は電磁誘導ノイズに起因するクロストークノイズ、リンギング及び電源ノイズ等の発生が防止され、高周波対応のコイルオンチップについても、ノイズに起因する誤作動や通信特性の劣化を解消することができる。
【００２３】
特に、半導体チップ１Ａの基になる半導体チップとして、ＣＭＯＳ技術により回路形成面に無線通信回路が形成されたものを用いた場合には、再配線層３（アンテナコイル４）の影響を特に受けやすいこの種の半導体チップの通信特性の劣化を防止することができる。また、半導体チップ１Ａの基になる半導体チップとして、外部装置との間で８００ＭＨｚ以上の周波数の信号を送信、受信又は送受信する無線通信回路が回路形成面に形成されたものを用いた場合には、再配線層３（アンテナコイル４）の影響を特に受けやすいこの種の半導体チップの通信特性の劣化を防止することができる。
【００２４】
〈半導体チップの第２例〉
本発明に係る半導体チップの第２例を、図３に基づいて説明する。図３は第２実施形態例に係る半導体チップ１Ｂの平面図である。
【００２５】
本例の半導体チップ１Ｂも、コイルオンチップタイプの半導体チップであって、図３に示すように、絶縁層２を介して回路形成面１ａ上に再配線層３が形成され、当該再配線層３をもってアンテナコイル４が一体に形成されている。そして、本例の半導体チップ１Ｂにおいては、回路形成面１ａの一隅部に形成されたアナログ回路２１を避けて、その周辺部分に異形スパイラル状のアンテナコイル４が形成されている。その他については、前記第１実施形態例に係る半導体チップ１Ａと同じであるので、説明を省略する。
【００２６】
本例の半導体チップ１Ｂも、回路形成面１ａの一隅部に形成されたアナログ回路２１を避けてアンテナコイル４を形成し、アナログ回路２１とアンテナコイル４とが互いに重なり合わないように配列したので、アナログ回路２１に作用するノイズの影響を解消することができ、前記第１実施形態例に係る半導体チップ１Ａと同様の効果を得ることができる。
【００２７】
〈半導体チップの第３例〉
本発明に係る半導体チップの第３例を、図４及び図５に基づいて説明する。図４は第３実施形態例に係る半導体チップ１Ｃの平面図であり、図５は図４のＢ−Ｂ断面図である。
【００２８】
本例の半導体チップ１Ｃは、ＣＳＰタイプの半導体チップであって、図４及び図５に示すように、絶縁層２を介して回路形成面１ａ上に再配線層３が形成され、当該再配線層３をもって、一端が入出力端子５に接続されかつ他端が半導体チップ１Ｃの全面にレイアウトされたバンプ設定用配線６が形成され、当該バンプ設定用配線６の他端にバンプ７が形成されている。そして、本例の半導体チップ１Ｃにおいては、回路形成面１ａの一部に形成されたアナログ回路２１を避けてその周辺部分にバンプ設定用配線６が引き回され、アナログ回路２１の形成部分を境として、その側方にのみバンプ７が配列されている。その他については、前記第１実施形態例に係る半導体チップ１Ａと同じであるので、説明を省略する。
【００２９】
本例の半導体チップ１Ｃも、回路形成面１ａの一部に形成されたアナログ回路２１を避けてバンプ設定用配線６及びバンプ７を形成し、アナログ回路２１とこれらバンプ設定用配線６及びバンプ７とが互いに重なり合わないように配列したので、アナログ回路２１に作用するノイズの影響を解消することができ、前記第１実施形態例に係る半導体チップ１Ａと同様の効果を得ることができる。
【００３０】
〈半導体チップの第４例〉
本発明に係る半導体チップの第４例を、図６に基づいて説明する。図６は第４実施形態例に係る半導体チップ１Ｄの平面図である。
【００３１】
本例の半導体チップ１Ｄも、ＣＳＰタイプの半導体チップであって、図６に示すように、絶縁層２を介して回路形成面１ａ上に再配線層３が形成され、当該再配線層３をもって、一端が入出力端子５に接続されかつ他端が半導体チップ１Ｄの全面にレイアウトされたバンプ設定用配線６が形成され、当該バンプ設定用配線６の他端にバンプ７が形成されている。そして、本例の半導体チップ１Ｄにおいては、回路形成面１ａの一部に形成されたアナログ回路２１を避けてその周辺部分にバンプ設定用配線６が引き回され、アナログ回路２１の形成部分を境として、その上方及び側方にバンプ７が配列されている。その他については、前記第３実施形態例に係る半導体チップ１Ｃと同じであるので、説明を省略する。
【００３２】
本例の半導体チップ１Ｃも、回路形成面１ａの一部に形成されたアナログ回路２１を避けてバンプ設定用配線６及びバンプ７を形成し、アナログ回路２１とこれらバンプ設定用配線６及びバンプ７とが互いに重なり合わないように配列したので、前記第３実施形態例に係る半導体チップ１Ｃと同様の効果を得ることができる。
【００３３】
〈半導体チップの第５例〉
本発明に係る半導体チップの第５例を、図７に基づいて説明する。図７は第５実施形態例に係る半導体チップ１Ｅの平面図である。
【００３４】
本例の半導体チップ１Ｅも、ＣＳＰタイプの半導体チップであって、図７に示すように、絶縁層２を介して回路形成面１ａ上に再配線層３が形成され、当該再配線層３をもって、一端が入出力端子５に接続されかつ他端が半導体チップ１Ｅの全面にレイアウトされたバンプ設定用配線６が形成され、当該バンプ設定用配線６の他端にバンプ７が形成されている。そして、本例の半導体チップ１Ｅにおいては、回路形成面１ａの２箇所に形成されたアナログ回路２１を避けてその周辺部分にバンプ設定用配線６が引き回され、アナログ回路２１の形成部分の前後左右にバンプ７が配列されている。その他については、前記第３実施形態例に係る半導体チップ１Ｃと同じであるので、説明を省略する。
【００３５】
本例の半導体チップ１Ｅも、回路形成面１ａの一部に形成されたアナログ回路２１を避けてバンプ設定用配線６及びバンプ７を形成し、アナログ回路２１とこれらバンプ設定用配線６及びバンプ７とが互いに重なり合わないように配列したので、前記第３実施形態例に係る半導体チップ１Ｃと同様の効果を得ることができる。
【００３６】
〈再配線層の形成方法の第１例〉
以下、前記アンテナコイル４又はバンプ設定用配線６を構成する再配線層３の形成方法の第１例を、図８乃至図１０に基づいて説明する。図８は所定のプロセス処理を経て完成されたいわゆる完成ウエハの平面図、図９は再配線層３の形成方法の第１例を示す工程図、図１０は再配線層３が形成された完成ウエハの平面図である。
【００３７】
図８に示すように、完成ウエハ３１には、最外周部を除く内周部分に多数個の半導体チップ用の回路３２が等間隔に形成されており、その回路形成面側には、所要の表面保護膜３３（図９参照）が形成されている。
【００３８】
図９に示す再配線層の形成方法の第１例では、まず図９（ａ）に示すように、完成ウエハ３１の回路形成面に形成された表面保護膜３３上に、アルミニウム又はアルミニウム合金若しくは銅又は銅合金を用いて、金属スパッタ層又は金属蒸着層３４を均一に形成する。次いで、図９（ｂ）に示すように、当該金属スパッタ層又は金属蒸着層３４上にフォトレジスト層３５を均一に形成し、形成されたフォトレジスト層３５にアンテナコイル４又はバンプ設定用配線６を含む所要のパターンが形成されたマスク３６を被せ、マスク３６の外側から所定波長の光３７を照射してフォトレジスト層３５を露光する。しかる後に露光されたフォトレジスト層３５の現像処理を行い、図９（ｃ）に示すように、フォトレジスト層３５の露光部分を除去して、前記金属スパッタ層又は金属蒸着層３４の前記露光パターンと対応する部分を露出させる。金属スパッタ層又は金属蒸着層３４の露出パターンには、図１０に示すように、リング状の電極部３７と、前記アナログ回路２１を除く部分に形成されたアンテナコイル４又はバンプ設定用配線６と、これら電極部３７と各アンテナコイル４又は各バンプ設定用配線６とを連結するリード部３８とが含まれる。次いで、前記電極部３７を一方の電極として、金属スパッタ層又は金属蒸着層３４の露出部分に電気めっき又は精密電鋳を施し、図９（ｄ）に示すように、金属スパッタ層又は金属蒸着層３４の露出部分に金属めっき層３９を積層する。次いで、完成ウエハ３１の表面に付着したフォトレジスト層３５をアッシング処理等によって除去し、図９（ｅ）に示すように、均一な金属スパッタ層又は金属蒸着層３４上に電極部３７とアンテナコイル４又はバンプ設定用配線６とリード部３８とを有する金属めっき層３９が形成された完成ウエハ３１を得る。次いで、金属めっき層３９より露出した金属スパッタ層又は金属蒸着層３４を選択的にエッチングし、図９（ｆ）に示すように、金属めっき層３９より露出した金属スパッタ層又は金属蒸着層３４を除去する。これによって、金属スパッタ層又は金属蒸着層３４と金属めっき層３９とが形成された完成ウエハ３１が得られる。最後に、前記完成ウエハ３１をスクライビングして、図１乃至図７に示す所要の半導体チップＩＣ素子１Ａ〜１Ｅを得る。
【００３９】
なお、本例においては、金属めっき層３９の形成手段として電気めっき法又は精密電鋳法を用いたが、かかる構成に代えて、無電解めっき法を用いて前記金属めっき層３９を形成することもできる。この場合には、金属めっき層３９の形成に電極を必要としないので、フォトレジスト層３５の露光に際して、電極部３７の形成とリード部３８の形成が不要になる。
【００４０】
無電解めっきは、化学めっきとも呼ばれ、素地金属をめっき金属の金属塩溶液中に浸して金属イオンを素地表面に析出させるもので、比較的簡単な設備で密着力が強く均一で十分な厚みを有するめっき層が得られるという特徴がある。前記金属塩は、めっきする金属イオンの供給源となるものであり、銅をめっきする場合には、硫酸銅、塩化第二銅、硝酸銅等の溶液がめっき液として用いられる。銅などの金属イオンは、素地となる金属スパッタ層又は金属蒸着層３４上にのみに析出し、絶縁性の表面保護層３３上には析出しない。素地材は、めっき金属イオンに対してイオン化傾向が小さく、かつ、めっき金属イオンの析出に対する触媒作用をもつ必要がある。このため、アルミニウムからなる金属スパッタ層又は金属蒸着層６上に銅をめっきする場合には、アルミニウム層の表面にニッケルを数μｍ以下の厚さに形成し、硝酸亜鉛液に数秒間浸して亜鉛に置換する前処理を施すことが好ましい。
【００４１】
一方、電気めっき法及び精密電鋳法は、めっき金属のイオンを含むめっき浴中に金属スパッタ層又は金属蒸着層３４が形成された完成ウエハ３１とめっき金属からなる電極とを浸漬し、完成ウエハ３１に形成された金属スパッタ層又は金属蒸着層３４を陰極、めっき浴中に浸漬された電極を陽極として電圧を印加し、めっき浴中の金属イオンを金属スパッタ層又は金属蒸着層３４の表面に析出させる方法である。電気めっき法及び精密電鋳法も、銅をめっきする場合には、硫酸銅、塩化第二銅、硝酸銅等の溶液がめっき液として用いられる。
【００４２】
本例の再配線層３の形成方法は、完成ウエハ３１に所要のアンテナコイル４又はバンプ設定用配線６を含む所要の導電パターンを形成し、しかる後に完成ウエハ３１をスクライビングして所要の半導体チップ１Ａ〜１Ｅを得るという構成にしたので、個々の半導体チップにアンテナコイル４又はバンプ設定用配線６を形成する場合に比べてコイルオンチップ又はＣＳＰタイプの半導体チップを高能率に製造でき、その製造コストを低減することができる。また、ウエハ３１に形成された全ての半導体チップに対して均一な厚みのアンテナコイル４又はバンプ設定用配線６を高精度に形成することができるので、通信特性のばらつきを小さくすることができる。さらに、個々の半導体チップ１Ａ〜１Ｅについてスパッタ法又は真空蒸着法及びメッキ法を用いてアンテナコイル４又はバンプ設定用配線６を形成すると、半導体チップ１Ａ〜１Ｅの外周部に不要の導体が付着して半導体チップの絶縁性が問題になるが、完成ウエハ３１にアンテナコイル４又はバンプ設定用配線６を含む所要の導電パターンを形成した場合には、スパッタ時等において完成ウエハ３１の外周部に不要の導体が付着しても、該部は不要部分としてもともと処分されるべき部分であるので、個々の半導体チップ１Ａ〜１Ｅの絶縁性に悪影響を与えることもない。加えて、本例の再配線層３の形成方法は、フォトレジスト層３５がある状態で金属めっき層３９の形成を行い、しかる後に金属スパッタ層又は金属蒸着層３４の金属めっき層３９が積層されていない部分をエッチングによって除去するようにしたので、図８（ｅ）に示すように、金属めっき層３９が金属スパッタ層又は金属蒸着層３４の上面にのみ積層され、幅方向に広がらないので、精密なアンテナコイル４又はバンプ設定用配線６を形成することができ、狭い面積内に巻数の多いアンテナコイル４又は多数のバンプ設定用配線６を形成することができる。
【００４３】
〈再配線層の形成方法の第２例〉
次いで、再配線層３の形成方法の第２例を、図１１に基づいて説明する。図１１は再配線層３の形成方法の第２例を示す工程図である。
【００４４】
本例の再配線層３の形成方法では、図１１（ａ）に示すように、完成ウエハ３１に形成された表面保護膜３３上にフォトレジスト層３５を均一に形成し、形成されたフォトレジスト層３５にアンテナコイル４又はバンプ設定用配線６を含む所要のパターンが形成されたマスク３５を被せ、マスク３６の外側から所定波長の光３７を照射してフォトレジスト層３５を露光する。しかる後に、露光されたフォトレジスト層３５の現像処理を行い、図１１（ｂ）に示すように、フォトレジスト層３５の露光部分を除去して、表面保護膜３３の前記露光パターンと対応する部分を露出させる。フォトレジスト層３５の露光パターンは、図１０に示すように、電極部３７と前記アナログ回路２１を除く部分に形成されたアンテナコイル４又はバンプ設定用配線６とリード部３８とを含む形状にすることができる。次いで、現像処理後の完成ウエハ３１をスパッタ装置又は真空蒸着装置に装着し、図１１（ｃ）に示すように、前記表面保護膜３３の露出部分に金属スパッタ層又は金属蒸着層３４を形成する。次いで、図１１（ｄ）に示すように、完成ウエハ３１に付着したフォトレジスト層３５をアッシング処理等によって除去した後、電極部３７を一方の電極として、金属スパッタ層又は金属蒸着層３４に電気めっきを施し、図１１（ｅ）に示すように、金属スパッタ層又は金属蒸着層３４の露出部分に金属めっき層３９を積層する。最後に、前記完成ウエハ３１をスクライビングして、図１乃至図７に示す所要の半導体チップＩＣ素子１Ａ〜１Ｅを得る。
【００４５】
なお、本例の再配線層３の形成方法においても、金属めっき層３９の形成手段として電気めっき法を用いたが、かかる構成に代えて、無電解めっき法を用いて前記金属めっき層３９を形成することもできる。この場合には、金属めっき層３９の形成に電極を必要としないので、フォトレジスト層３５の露光に際して、電極部３７の形成とリード部３８の形成が不要になる。
【００４６】
本例の再配線層３の形成方法は、前記第１例に係る再配線層３の形成方法と同様の効果を有するほか、完成ウエハ３１に導電パターンを形成するための工程数を少なくできるので、コイルオンチップ又はＣＳＰタイプの半導体チップをより高能率に製造することができる。
【００４７】
〈半導体装置の第１例〉
次に、本発明に係る半導体装置の第１例を、図１２に基づいて説明する。図１２は第１実施形態例に係る半導体装置４０の断面図である。
【００４８】
第１実施形態例に係る半導体装置４０は、図１２に示すように、前記コイルオンチップタイプの半導体チップ１Ａ又は１Ｂを、接着剤層４１と２枚のカバーシート４２とからなる基体内にケーシングしたことを特徴とする。接着剤層４１を構成する接着剤としては、所要の接着強度を有するものであれば公知に属する任意の接着剤を用いることができるが、量産性に優れることから、ホットメルト接着剤を用いることが特に好ましい。また、カバーシート４２としては、所要の強度と印刷性を有するものであれば公知に属する任意のシート材料を用いることができるが、例えばポリエチレンテレフタレートのように焼却しても有害物質の発生が少ない高分子シートや紙を用いることが特に好ましい。本例の半導体装置４０は、片面に接着剤層４１が形成された第１のカバーシート４２の接着剤層４１上に半導体チップ１Ａ又は１Ｂを固定し、次いで、前記第１のカバーシート４２の半導体チップ接着面に、片面に接着剤層４１が形成された第２のカバーシート４２の接着剤層４１を接着することによって形成できる。
【００４９】
本例の半導体装置４０は、アナログ回路２１とアンテナコイル４とが絶縁層２を介して重なり合わないように配列された半導体チップ１Ａ又は１Ｂを搭載したので、アナログ回路２１とアンテナコイル４との間に寄生容量が形成されず、アナログ回路２１に作用する静電容量ノイズの発生を防止することができる。また、アナログ回路２１とアンテナコイル４とが対向に配置されないので、アナログ回路２１に作用する電磁誘導ノイズの発生を防止することができる。よって、これら静電誘導ノイズ又は電磁誘導ノイズに起因するクロストークノイズ、リンギング及び電源ノイズ等の発生が防止され、コイルオンチップタイプの半導体チップ１Ａ又は１Ｂを搭載した非接触半導体装置の通信特性を改善できる。また、所要の半導体チップ１Ａ又は１Ｂを２枚のカバーシート４２にてケーシングするだけで製造できるので、安価かつ超小型に製造できる。
【００５０】
〈半導体装置の第２例〉
次に、本発明に係る半導体装置の第２例を、図１３及び図１４に基づいて説明する。図１３は第２実施形態例に係る半導体装置の断面図、図１４は第２実施形態例に係る半導体装置に備えられるブースタコイルの平面図である。
【００５１】
第２実施形態例に係る半導体装置５０は、図１３に示すように、前記コイルオンチップタイプの半導体チップ１Ａ又は１Ｂと、これらの半導体チップ１Ａ又は１Ｂに一体形成されたアンテナコイル４と図示しないリーダライタに備えられたアンテナコイルとの電磁結合を強化するためのブースタコイル５１が形成された絶縁基板５２とを、接着剤層４１とカバーシート４２とからなる基体内にケーシングしたことを特徴とする。
【００５２】
ブースタコイル５１は、図１４に示すように、巻径が小さな第１コイル５１ａと巻径が大きな第２コイル５１ｂとからなり、互いに電気的に接続されている。第１コイル５１ａは、半導体チップ１Ａ又は１Ｂに一体形成されたアンテナコイル４と主に電磁結合されるコイルであり、その平面形状及び寸法が、半導体チップ１Ａ又は１Ｂに一体形成されたアンテナコイル４と同一又は相似形に形成される。一方、第２コイル５１ｂは、リーダライタに備えられたアンテナコイルと主に電磁結合するコイルであり、その平面形状及び寸法は、接着剤層４１とカバーシート４２とによって構成される基体内に収まる範囲でなるべく大きく形成される。なお、図１４の例では、第１コイル５１ａ及び第２コイル５１ｂが共に複数のターン数を有する矩形スパイラル状に形成されているが、各コイル５１ａ，５１ｂのターン数や平面形状はこれに限定されるものではなく、任意に形成することができる。このブースタコイル５１は、絶縁基板５２の片面に形成された均一厚さの導電性金属層にエッチングを施して所要のコイルパターンを形成するエッチング法や、絶縁基板５２の片面に導電性インクを用いて所要のコイルパターンを印刷形成する印刷法をもって形成することができる。
【００５３】
なお、接着剤層４１を構成する接着剤の種類やカバーシート４２を構成するシート材料の種類については、第１実施形態例に係る半導体装置４０と同じであるので、重複を避けるために説明を省略する。
【００５４】
本例の半導体装置５０は、第１実施形態例に係る半導体装置４０と同様の効果を有するほか、ブースタコイルを備えたので、半導体チップ１Ａ又は１Ｂに一体形成されたアンテナコイル４と図示しないリーダライタに備えられたアンテナコイルとの電磁結合を強化できるという効果がある。
【００５５】
〈半導体装置の第３例〉
次に、本発明に係る半導体装置の第２例を、図１５に基づいて説明する。図１５は第３実施形態例に係る半導体装置の要部断面図である。
【００５６】
第３実施形態例に係る半導体装置６０は、図１５に示すように、第１配線層６１、第１絶縁層６２、第２配線層６３、第１配線層６１と第２配線層６３とを接続する接続部６３ａ、第２絶縁層６４、半導体チップ１Ｃ、他の搭載部品６６、第２配線層６３と半導体チップ１Ｃとを接続する導体６７、第２配線層６３と他の搭載部品６６とを接続する導体６８、半導体チップ１Ｃと他の搭載部品６６と導体６７，６８を一体に封止するモールド樹脂６９、第１配線層６１の外面に局部的に形成されたニッケル層（金属膜）７０、第１配線層６１の外面を覆う保護樹脂層７１、ニッケル層７０に形成された外部端子７２から構成されている。
【００５７】
第１配線層６１、第２配線層６３及び接続部６３ａは、銅又は銅合金を電気めっき（電鋳）することによって形成される。銅合金としては、耐腐食性や密着性に優れることなどから、銅−ニッケル合金又は銅−ニッケル−銀合金が特に適する。接続部６３ａは、第１絶縁層６２に開設された第１開口部６２ａ内に形成され、第１配線層６１と第２配線層６３とを電気的に接続する。
【００５８】
第１絶縁層６２、第２絶縁層６４及び保護樹脂層７１は、絶縁性樹脂によって形成される。なお、絶縁性樹脂としては、これら第１絶縁層６２、第２絶縁層６４及び保護樹脂層７１の形成を容易にするため、感光性樹脂を用いることもできる。第１絶縁層６２には、接続部６３ａを形成するための第１開口部６２ａが所要の配列で形成され、第２絶縁層６４には、導体６７，６８を貫通するための第２開口部６４ａが所要の配列で形成される。
【００５９】
他の搭載部品６６としては、トランジスタ、ダイオード、抵抗、インダクタ、コンデンサ、水晶発振子、フィルタ、バラン、アンテナ、機能モジュールなどのチップ部品や外部接続コネクタなどを搭載することができる。なお、前記機能モジュールには、ＶＣＯ、ＰＬＬ又は電源レギュレータなどが含まれる。
【００６０】
他の搭載部品６６と第２配線層６３とを接続する導体６８としては、導電ペーストや異方性導電接着剤などを用いることもできるが、安価にして信頼性の高い接続が可能であることから、はんだが特に適する。
【００６１】
モールド樹脂６９は、前記半導体チップ１Ｃと、他の搭載部品６６と、これら各搭載部品１Ｃ，６６と第２配線層６３との接続部とを一体に樹脂封止するものであって、従来より半導体チップの樹脂封止に適用されている各種の樹脂材料を用いて形成することができる。
【００６２】
ニッケル層７０は、外部端子７２の形成を容易にするものであって、外部端子７２を形成しようとする第１配線層６１の端子部に形成される。
【００６３】
外部端子７２は、本実施形態例に係る半導体装置６０を外部装置、例えばプリント配線基板に接続するために使用されるものであって、安価にして信頼性の高い接続が容易に行えることから、はんだで形成することが特に好ましい。
【００６４】
本例の半導体装置６０は、第１実施例に係る半導体装置４０と同様の効果を有するほか、搭載部品１Ｃ，６６の配線手段を配線層６１，６３と保護樹脂層６２，６４とから構成したので、従来の多層基板のコア材に相当する部分を省略することができ、薄形にして安価な半導体装置を得ることができる。また、配線層６１，６３を用いたので、リードフレームや金属箔エッチング又は導電ペースト印刷により形成された配線層を備えた基板を用いる場合に比べて配線パターンの高密度化、高精度化、微小化及び均質化を図ることができ、小型にして高周波対応性の高い半導体モジュールを得ることができる。さらに、第１配線層６１及びこれと電気的に接続された第２配線層６３とを２層に形成したので、配線層６１，６３の形成面積を減少することができ、半導体装置の小型化を図ることができる。
【００６５】
なお、前記実施形態例では、配線層を２層に形成したが３層以上に形成することももちろん可能である。また、前記実施形態例では、半導体チップとしてＣＳＰタイプの半導体チップ１Ｃを用いたが、他のＣＳＰタイプの半導体チップ１Ｄ，１Ｅを用いることもできる。
【００６６】
【発明の効果】
以上説明したように、本発明によると、半導体チップの回路形成面に形成されたアナログ回路と再配線層とを絶縁層を介して重なり合わないように配列するので、アナログ回路と再配線層との間に寄生容量が形成されず、アナログ回路に作用する静電容量ノイズの発生を防止することができる。また、アナログ回路と再配線層とが対向に配置されないので、アナログ回路に作用する電磁誘導ノイズの発生を防止することができる。よって、これら静電誘導ノイズ又は電磁誘導ノイズに起因するクロストークノイズ、リンギング及び電源ノイズ等の発生が防止され、高周波対応の再配線層一体形半導体チップについても、ノイズに起因する誤作動や通信特性の劣化を解消することができる。
【００６７】
また、本発明によると、完成ウエハに所要の再配線層を形成した後に完成ウエハをスクライビングして所要の半導体チップを得るので、個々の半導体チップに再配線層を形成する場合に比べてコイルオンチップ又はＣＳＰタイプの半導体チップを高能率に製造することができ、半導体チップの製造コストを低減することができる。また、完成ウエハに形成された全ての半導体チップに対して均一な厚みの再配線層を高精度に形成することができるので、通信特性のばらつきを小さくすることができる。さらに、個々の半導体チップについてスパッタ法又は真空蒸着法及びメッキ法を用いて再配線層を形成すると、半導体チップの外周部に不要の導体が付着して半導体チップの絶縁性が問題になるが、完成ウエハに再配線層を形成した場合には、スパッタ時等において完成ウエハの外周部に不要の導体が付着しても、該部は不要部分としてもともと処分されるべき部分であるので、個々の半導体チップの絶縁性に悪影響を与えることもない。
【図面の簡単な説明】
【図１】第１実施形態例に係る半導体チップ１Ａの平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】第２実施形態例に係る半導体チップ１Ｂの平面図である。
【図４】第３実施形態例に係る半導体チップ１Ｃの平面図である。
【図５】図４のＢ−Ｂ断面図である。
【図６】第４実施形態例に係る半導体チップ１Ｄの平面図である。
【図７】第５実施形態例に係る半導体チップ１Ｅの平面図である。
【図８】所定のプロセス処理を経て完成されたいわゆる完成ウエハの平面図である。
【図９】再配線層の形成方法の第１例を示す工程図である。
【図１０】再配線層３が形成された完成ウエハの平面図である。
【図１１】再配線層の形成方法の第２例を示す工程図である。
【図１２】第１実施形態例に係る半導体装置の断面図である。
【図１３】第２実施形態例に係る半導体装置の断面図である。
【図１４】第２実施形態例に係る半導体装置に備えられるブースタコイルの平面図である。
【図１５】第３実施形態例に係る半導体装置の要部断面図である。
【図１６】従来のコイルオンチップタイプの半導体チップの平面図である。
【図１７】従来のコイルオンチップタイプの半導体チップの断面図である。
【図１８】従来のＣＳＰタイプの半導体チップの平面図である。
【図１９】従来のＣＳＰタイプの半導体チップの断面図である。
【図２０】半導体チップの回路部とアンテナコイルとの間に形成される寄生容量の説明図である。
【符号の説明】
１Ａ〜１Ｅ 半導体チップ
２ 絶縁層
３ 再配線層
４ アンテナコイル
６ バンプ形成用配線
１１ 電源回路
１２ 演算増幅器
１３ 比較増幅器
１４ ＲＦ受信部
１５ ＲＦ送信部
１６ ＲＦシンセサイザ部
２１ アナログ回路
４０，５０，６０ 半導体装置
Claims (1)
- 回路形成面に多数個の半導体チップ用の回路が形成された完成ウエハを用い、前記完成ウエハの回路形成面上に絶縁層を介して前記半導体チップ用の回路に含まれるアナログ回路の全部又は一部と互いに重なり合わない再配線層を形成し、しかる後に、前記再配線層が形成された完成ウエハをスクライビングして所要の半導体チップを得ることを特徴とする半導体チップの製造方法。
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