KR100741039B1 - 반도체칩 및 이것을 사용한 반도체장치 - Google Patents

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나카가와가즈나리
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Abstract

본 발명의 목적은 노이즈에 의한 오작동이나 통신특성의 열화를 일으키기 어려운 재배선층 일체형의 반도체칩을 제공하는 것과, 통신특성이 양호한 반도체장치를 제공한다.
절연층(2)을 거쳐 회로 형성면(1a) 위에 재배선층(3)을 형성하고, 이 재배선층(3)을 가지고 안테나 코일(4)을 형성한다. 안테나 코일(4)은 회로 형성면(1a)에 형성된 아날로그회로(21)를 피하여, 그 주변부분에 형성한다. 아날로그회로(21)는 반도체칩(1A)에 형성되어야 할 모든 아날로그회로를 집약화한 것이어도 좋고, 예를 들면 상기 전원 회로, 연산 증폭기, 비교 증폭기, RF 수신부, RF 송신부 및 RF 신시사이저부, 그것에 메모리부의 일부를 구성하는 전압 승압 회로나 증폭 회로 등과 같이 노이즈의 영향을 특히 받기 쉬운 아날로그회로의 하나이어도 좋다. 또 반도체칩 (1A)에 형성되는 아날로그회로의 일부에 구비된 코일이어도 좋다.

Description

반도체칩 및 이것을 사용한 반도체장치{SEMICONDUCTOR CHIP AND SEMICONDUCTOR DEVICE USING THE SEMICONDUCTOR CHIP}
본 발명은 절연층을 거쳐 회로 형성면 위에 재배선층이 일체로 형성된 반도체칩과, 해당 반도체칩을 탑재한 반도체장치에 관한 것으로, 특히 상기 재배선층의 배열에 관한 것이다.
반도체칩이 탑재된 카드형, 태그형 또는 코인형 등의 반도체장치는 풍부한 정보량과 높은 보안성능을 구비하고 있기 때문에, 교통, 유통 및 정보통신 등의 분야에서 보급이 진행되고 있다. 그 중에서도 최근 개발된 비접촉 통신식의 반도체장치는 기판에 외부단자를 설치하지 않고, 판독/기록기로부터의 전력의 수급과 판독/기록기 사이의 신호의 송수신을 무선에 의하여 행하기 때문에, 접촉식의 반도체장치와 같이 외부단자의 손괴라는 것이 본질적으로 없고, 보존 등의 취급이 용이하여 장기간의 사용을 견딜 수 있고, 또한 데이터의 조작이 행해지기 어려워 한층 보안성능이 우수하다는 특징을 가지고 있어, 앞으로 더욱 광범위한 분야에의 보급이 예상되고 있다.
종래부터 이 종류의 비접촉식 반도체장치에 탑재되는 반도체칩으로서는 외부장치로부터의 전원의 수급 및 외부장치와의 사이의 신호의 송수신을 비접촉으로 행하기 위한 비접촉 통신용 안테나 코일을 가지지 않는 것이 사용되고 있었으나, 최근 도 16 및 도 17에 나타내는 바와 같이 절연층(2)을 거쳐 회로 형성면 위에 재배선층(3)이 형성되어, 그 재배선층(3)을 가지고 안테나 코일(4)이 일체로 형성된 코일 온 칩타입의 반도체칩(1)이 제안되고 있다.
코일 온 칩타입의 반도체칩(1)을 사용하면 안테나 코일을 별도로 준비할 필요가 없고, 안테나 코일과 반도체칩과의 접속이나 해당 접속부의 보호처리 등이 불필요하게 되므로, 비접촉식 반도체장치의 제조를 용이화할 수 있어, 저비용화를 도모할 수 있다.
또 최근에 있어서는 비접촉식 또는 접촉식을 불문하고 반도체장치에 탑재되는 반도체칩으로서, 도 18 및 도 19에 나타내는 바와 같이 외각 둘레를 따라 복수개의 입출력단자(패드)(5)가 형성된 반도체칩의 회로 형성면에 절연층(2)을 거쳐 재배선층(3)이 형성되고, 해당 재배선층(3)을 가지고 한쪽 끝이 상기 입출력단자(5)에 접속되고, 다른쪽 끝에 범프(7)가 형성되어, 반도체칩의 전면에 레이아웃된 범프설정용 배선(6)이 형성된 칩 스케일 패키지(이하, 「CSP」라 약칭함)타입의 반도체칩(8)이 제안되고 있다.
상기 CSP타입의 반도체칩(8)을 사용하면, 범프(7)를 반도체칩(8) 위의 전면에 자유롭게 레이아웃할 수 있으므로, 외각 둘레를 따라 형성된 입출력단자(5)에 범프(7)를 형성하는 경우에 비하여 범프(7)의 배열 피치 및 범프 크기를 크게 할 수 있어 입출력단자(5)의 다단자화와 반도체칩의 플립칩설치의 용이화 등을 도모할 수 있다.
그런데 반도체장치에 적용되는 반도체칩의 회로 형성면에는 도 16 및 도 18에 나타내는 바와 같이 전원 회로(11)와 연산 증폭기(오퍼레이션 앰플리파이어)(12)와, 비교 증폭기(컴퍼레이터)(13)와, RF 수신부(14)와, RF 송신부(15)와, RF 신시사이저부[synthesizer(16)]와, 논리부(17)와, 메모리부(18) 등이 블록으로 분할하여 형성되어 있어, 보다 높은 보안성능이 요구되는 경우에는 마이크로프로세서가 내장되는 경우도 있다. 상기 전원 회로(11), 연산 증폭기(12), 비교 증폭기(13), RF 수신부(14), RF 송신부(15) 및 RF 신시사이저부(16)는 대부분이 아날로그회로로 구성되고, 메모리부(18)도 메모리소자로서 EEPROM 등을 사용하는 경우에는 일부에 전압 승압 회로나 증폭 회로 등의 아날로그회로가 존재한다. 이에 대하여 논리부(17)는 대부분이 디지털회로로 구성된다. 또한 종래부터 알려져 있는 반도체장치 탑재용 반도체칩에는 상기 아날로그회로의 일부에 코일부를 구비한 것도 있다.
재배선층(3)이 일체로 형성된 코일 온 칩타입의 반도체칩(1) 및 CSP타입의 반도체칩(8)에 있어서는, 비교적 높은 유전율을 가지는 절연층(2)을 거쳐 반도체칩(1, 8)의 회로 형성면과 재배선층(3)이 근접하여 배치되기 때문에, 도 20에 모식적으로 나타내는 바와 같이 회로 형성면에 형성된 회로와 재배선층(3) 사이에 기생용량(C)이 형성된다.
그런데 종래의 코일 온 칩타입의 반도체칩(1) 및 CSP타입의 반도체칩(8)에 있어서는, 아날로그회로의 형성부에 기생용량(C)이 생성된 경우의 악영향에 대하여 아무런 고려도 되어 있지 않고, 도 16 내지 도 19에 나타내는 바와 같이 안테나 코일(4) 또는 범프설정용 배선(5)이 아날로그회로의 형성부와 대향하는 위치에도 형성되어 있다.
이 때문에 종래의 코일 온 칩타입의 반도체칩(1) 및 CSP타입의 반도체칩(8)은 회로 형성면에 형성된 아날로그회로와 재배선층(3) 사이에 기생용량(C)이 형성되어, 재배선층(3)에 발생한 기전력(교류)과 기생용량(C)이 결합하여 정전유도 노이즈를 일으키고, 나아가서는 해당 정전유도 노이즈에 기인하여 혼선(crosstalk) 노이즈, 울림(LC 공진 어긋남) 및 전원 노이즈 등이 발생하기 때문에 오작동이나 통신특성의 열화를 일으키기 쉽다는 문제가 있다.
또 종래의 코일 온 칩타입의 반도체칩(1) 및 CSP타입의 반도체칩(8)은 회로 형성면과 재배선층(3)이 절연층(2)을 거쳐 대향으로 배치되어 있기 때문에, 회로 형성면에 형성된 각 회로에 전자 유도 노이즈도 발생하기 쉽고, 이것에 기인하는 오작동이나 통신특성의 열화도 생기기 쉽다.
상기 정전 유도 노이즈 또는 전자 유도 노이즈에 기인하는 혼선 노이즈, 울림(ringing) 및 전원 노이즈 등의 노이즈는, 상기 전원 회로(11), 연산 증폭기(12), 비교 증폭기(13), RF 수신부(14), RF 송신부(15) 및 RF 신시사이저부(16) 등의 아날로그회로, 특히 미소한 전압파형을 취급하는 연산 증폭기(12) 및 비교 증폭기(13)나, 미소한 신호를 취급하는 메모리부(18)에 구비된 전압 승압 회로 및 증폭 회로, 거기에 코일 등에 큰 영향을 미친다. 또 이들 노이즈는, 취급하는 전압파형이나 신호의 주파수가 높은 회로일 수록 큰 악영향을 미치기 때문에 예를 들면 휴대전화 등에 적용되는 고주파 대응의 반도체칩에 있어서는 특히 상기 노이즈의 발생을 억제할 필요가 있다.
본 발명은 이와 같은 과제를 해결하기 위하여 이루어진 것으로, 그 과제로 하는 점은 노이즈에 의한 오작동이나 통신특성의 열화를 일으키기 어려운 재배선층 일체형의 반도체칩을 제공하는 것 및 통신특성이 양호한 반도체장치를 제공하는 것에 있다.
본 발명은 상기 과제를 해결하기 위하여, 반도체칩에 관해서는 제 1로 절연층을 거쳐 회로 형성면 위에 재배선층을 일체형성하여 이루어지는 반도체칩에 있어서, 상기 회로 형성면에 형성된 아날로그회로의 전부 또는 일부와 상기 재배선층을 상기 절연층을 거쳐 겹치지 않도록 배열한다는 구성으로 하였다.
이와 같이 반도체칩의 회로 형성면에 형성된 아날로그회로와 재배선층을 절연층을 거쳐 겹치지 않도록 배열하면, 아날로그회로와 재배선층 사이에 기생용량이 형성되지 않으므로, 아날로그회로에 작용하는 정전용량 노이즈의 발생을 방지할 수 있다. 또 아날로그회로와 재배선층이 대향으로 배치되지 않으므로, 아날로그회로에 작용하는 전자유도 노이즈의 발생을 방지할 수 있다. 따라서 이들 정전유도 노이즈 또는 전자유도 노이즈에 기인하는 혼선 노이즈, 울림 및 전원 노이즈 등의 발생이 방지되어 고주파 대응의 재배선층 일체형 반도체칩에 대해서도 노이즈에 기인하는 오작동이나 통신특성의 열화를 해소할 수 있다. 또한 회로 형성면에 형성된 모든 아날로그회로에 대하여 재배선층을 겹치지 않도록 배열하지 않아도 노이즈의 영향을 특히 받기 쉬운 아날로그회로에 대하여 재배선층을 겹치지 않도록 배열하면, 실용상 노이즈에 기인하는 오작동이나 통신특성의 열화가 문제가 되는 일은 없다. 또 디지털회로는 아날로그회로에 비하여 노이즈의 영향을 받기 어려우므로, 회로 형성면에 형성된 디지털회로상에 절연층을 거쳐 재배선층을 겹치게 하여도 재배선층 일체형의 반도체칩에 오작동을 일으키거나 통신특성의 열화를 일으키는 일은 없다.
본 발명은 반도체칩에 관하여, 제 2로 절연층을 거쳐 회로 형성면 위에 재배선층을 일체 형성하여 이루어지는 반도체칩에 있어서, 상기 회로 형성면에 형성된 전원 회로, 연산 증폭기, 비교 증폭기, RF 수신부, RF 송신부 및 RF 신시사이저부 중, 적어도 어느 하나와 상기 재배선층을 상기 절연층을 거쳐 겹치지 않도록 배열한다는 구성으로 하였다.
상기한 바와 같이 회로 형성면에 형성된 전원 회로, 연산 증폭기, 비교 증폭기, RF 수신부, RF 송신부 및 RF 신시사이저부는 대부분이 노이즈의 영향을 받기 쉬운 아날로그회로를 가지고 구성된다. 따라서 이들 각 회로블록과 재배선층을 절연층을 거쳐 겹치지 않도록 배열하면 각 회로블록에 대하여 정전유도 노이즈 또는 전자유도 노이즈에 기인하는 혼선 노이즈, 울림 및 전원 노이즈 등의 발생을 방지할 수 있어, 노이즈에 기인하는 오작동이나 통신특성의 열화를 해소할 수 있다.
본 발명은 반도체칩에 관하여, 제 3으로 절연층을 거쳐 회로 형성면 위에 재배선층을 일체 형성하여 이루어지는 반도체칩에 있어서, 상기 회로 형성면에 형성된 코일과 상기 재배선층을 상기 절연층을 거쳐 겹치지 않도록 배열한다는 구성으 로 하였다.
이와 같이 회로 형성면에 코일이 형성된 반도체칩에 대하여 해당 코일과 재배선층을 절연층을 거쳐 겹치지 않도록 배열하면, 코일에 정전유도 노이즈나 전자유도 노이즈가 작용하기 어렵고, 울림 등의 발생을 방지할 수 있으므로, 노이즈에 기인하는 오작동이나 통신특성의 열화를 해소할 수 있다.
본 발명은 반도체칩에 관하여, 제 4로 상기 제 1 내지 제 3의 과제 해결수단에 기재된 재배선층을 가지고, 양쪽 끝이 상기 회로 형성면에 형성된 입출력 단자에 접속된 비접촉 통신용 안테나 코일을 형성한다고 하는 구성으로 하였다.
이와 같이 재배선층을 가지고 비접촉 통신용 안테나 코일을 형성하면, 내노이즈성이 우수한 코일 온 칩을 얻을 수 있으므로, 저비용이면서도 내노이즈성이 우수한 비접촉식 반도체장치를 제조할 수 있다.
본 발명은 반도체칩에 관하여, 제 5로 상기 제 1 내지 제 3의 과제 해결수단에 기재된 재배선층을 가지고, 한쪽 끝이 상기 회로 형성면에 형성된 입출력 단자에 접속되고, 다른쪽 끝에 범프가 형성된 범프설정용 배선을 형성한다는 구성으로 하였다.
이와 같이 재배선층을 가지고 범프설정용 배선을 형성하면, 내노이즈성이 우수한 CSP타입의 반도체칩을 얻을 수 있으므로, 다단자이면서도 내노이즈성이 우수한 반도체장치를 얻을 수 있다.
본 발명은 반도체칩에 관하여, 제 6으로 상기 제 1 내지 제 5의 과제 해결수단에 기재된 회로 형성면에 형성된 회로가, CM0S기술에 의하여 형성된 무선 통신 회로라는 구성으로 하였다.
본원 출원인은 실험에 의하여 CMOS기술로 제조된 무선 칩은, Si바이폴라기술로 제조된 트랜지스터에 비하여 하나 하나의 트랜지스터특성의 불균일이 크고, 부유용량 등의 영향에 의하여 다이내믹 레인지 등의 특성이 열화하기 쉽기 때문에, 아날로그회로상에 재배선층이 형성된 경우의 영향이 크다는 사실을 알 수 있었다. 시뮬레이션에 의하면, 아날로그회로상의 재배선에 의한 무선통신 특성에의 영향은, Si 바이폴라기술을 사용한 경우와 비교하여, 2 내지 8배로도 되는 것이 확인되었다. 따라서 CMOS기술에 의하여 회로 형성면에 무선통신 회로가 형성된 반도체칩에 대하여 아날로그회로상에 재배선층이 형성되지 않도록 재배선층을 배열함으로써, 재배선층의 영향을 특히 받기 쉬운 이 종류의 반도체칩의 통신특성의 열화를 방지할 수 있다.
본 발명은 반도체칩에 관하여, 제 7로 상기 제 1 내지 제 6의 과제 해결수단에 기재된 회로 형성면에 형성된 회로가, 외부장치와의 사이에서 800MHz 이상의 주파수의 신호를 송신, 수신 또는 송수신하는 무선통신 회로로 구성하였다.
본원 출원인은 실험에 의하여 아날로그회로상의 재배선에 의한 무선통신 특성에의 영향은 무선통신을 위한 주파수에 의존하여 주파수가 800MHz 이상이 되면 급격하게 통신특성이 열화한다는 사실을 알 수 있었다. 이것은 재배선내를 흐르는 전류가 수 MHz 정도의 저주파수를 송수신하는 경우에는 재배선의 중심 부근을 흐르는 것에 대하여, 800MHz 이상의 고주파수가 되면 재배선의 표층을 흐르는 표피효과에 의하기 때문이라고 생각된다. 표피효과에 의한 회로에의 영향은 노이즈에 의한 에러율의 상승이나 통신거리의 급격한 감소, 나아가서는 통신불능의 원인으로도 된다. 따라서 800MHz 이상의 주파수의 신호를 송신, 수신 또는 송수신하는 무선통신 회로가 형성된 반도체칩에 대하여, 아날로그회로상에 재배선층이 형성되지 않도록 재배선층을 배열함으로써, 재배선층의 영향을 특히 받기 쉬운 이 종류의 반도체칩의 통신특성의 열화를 방지할 수 있다.
한편, 본 발명은 상기한 과제를 해결하기 위하여 반도체장치에 관해서는 제 1로 소정치수 및 소정형상의 기판에 반도체칩을 탑재하여 이루어지는 반도체장치에 있어서, 상기 반도체칩으로서 절연층을 거쳐 회로 형성면 위에 재배선층이 일체 형성되고, 또한 상기 회로 형성면에 형성된 아날로그회로의 전부 또는 일부와 상기 재배선층이 상기 절연층을 거쳐 겹치지 않도록 배열된 반도체칩을 탑재하도록 구성하였다.
이와 같이 회로 형성면에 형성된 아날로그회로와 재배선층이 절연층을 거쳐 겹치지 않도록 배열된 반도체칩을 탑재하면 반도체칩의 아날로그회로에 정전유도 노이즈나 전자유도 노이즈에 기인하는 오작동이나 통신특성의 열화가 생기지 않기 때문에, 통신특성이 양호한 반도체장치를 얻을 수 있다.
본 발명은 반도체장치에 관하여, 제 2로 소정치수 및 소정형상의 기판에 반도체칩을 탑재하여 이루어지는 반도체장치에 있어서, 상기 반도체칩으로서 절연층을 거쳐 회로 형성면 위에 재배선층이 일체 형성되고, 또한 상기 회로 형성면에 형성된 전원 회로, 연산 증폭기, 비교 증폭기, RF 수신부, RF 송신부 및 RF 신시사이저부 중의 적어도 어느 하나와 상기 재배선층이 상기 절연층을 거쳐 겹치지 않도록 배열된 반도체칩을 탑재하도록 구성하였다.
이와 같이 회로 형성면에 형성된 전원 회로, 연산 증폭기, 비교 증폭기, RF 수신부, RF 송신부 및 RF 신시사이저부 중의 적어도 어느 하나와 재배선층이 절연층을 거쳐 겹치지 않도록 배열된 반도체칩을 탑재하면, 노이즈의 악영향을 가장 강하게 받기 쉬운 이들 회로에 정전유도 노이즈나 전자유도 노이즈에 기인하는 오작동이나 통신특성의 열화가 생기지 않기 때문에, 통신특성이 양호한 반도체장치를 얻을 수 있다.
본 발명은 반도체장치에 관하여 제 3으로 소정치수 및 소정형상의 기판에 반도체칩을 탑재하여 이루어지는 반도체장치에 있어서, 상기 반도체칩으로서 절연층을 거쳐 회로 형성면 위에 재배선층이 일체 형성되고, 또한 상기 회로 형성면에 형성된 코일과 상기 재배선층이 상기 절연층을 거쳐 겹치지 않도록 배열된 반도체칩을 탑재하도록 구성하였다.
이와 같이 회로 형성면에 형성된 코일과 재배선층이 절연층을 거쳐 겹치지 않도록 배열된 반도체칩을 탑재하면, 노이즈의 악영향을 강하게 받기 쉬운 코일에 정전 유도 노이즈나 전자 유도 노이즈가 작용하지 않으므로, 통신특성이 양호한 반도체장치를 얻을 수 있다.
도 1은 제 1 실시형태예에 관한 반도체칩(1A)의 평면도,
도 2는 도 1의 A-A 단면도,
도 3은 제 2 실시형태예에 관한 반도체칩(1B)의 평면도,
도 4는 제 3 실시형태예에 관한 반도체칩(1C)의 평면도,
도 5는 도 4의 B-B 단면도,
도 6은 제 4 실시형태예에 관한 반도체칩(1D)의 평면도,
도 7은 제 5 실시형태예에 관한 반도체칩(1E)의 평면도,
도 8은 소정의 프로세스 처리를 거쳐 완성된 이른바 완성 웨이퍼의 평면도,
도 9a, 9b, 9c, 9d, 9e 및 9f는 재배선층의 형성방법의 제 1 예를 나타내는 공정도,
도 10은 재배선층(3)이 형성된 완성 웨이퍼의 평면도,
도 11a, 11b, 11c, 11d 및 11e는 재배선층의 형성방법의 제 2 예를 나타내는 공정도,
도 12는 제 1 실시형태예에 관한 반도체장치의 단면도,
도 13은 제 2 실시형태예에 관한 반도체장치의 단면도,
도 14는 제 2 실시형태예에 관한 반도체장치에 구비되는 부스터코일의 평면도,
도 15는 제 3 실시형태예에 관한 반도체장치의 주요부 단면도,
도 16은 종래의 코일 온 칩타입의 반도체칩의 평면도,
도 17은 종래의 코일 온 칩타입의 반도체칩의 단면도,
도 18은 종래의 CSP타입의 반도체칩의 평면도,
도 19는 종래의 CSP타입의 반도체칩의 단면도,
도 20은 반도체칩의 회로부와 안테나 코일과의 사이에 형성되는 기생용량의 설명도이다.
< 반도체칩의 제 1 예>
본 발명에 관한 반도체칩의 제 1 예를, 도 1 및 도 2에 의거하여 설명한다. 도 1은 제 1 실시형태예에 관한 반도체칩(1A)의 평면도이고, 도 2는 도 1의 A-A 단면도이다.
본 예의 반도체칩(1A)은 코일 온 칩타입의 반도체칩으로서, 도 1 및 도 2에 나타내는 바와 같이 절연층(2)을 거쳐 회로 형성면(1a) 위에 재배선층(3)이 형성되고, 이 재배선층(3)을 가지고 안테나 코일(4)이 일체로 형성되어 있다. 그리고 본 예의 반도체칩(1A)에 있어서는 회로 형성면(1a)의 중앙부분에 형성된 아날로그회로(21)를 피하여 그 주변부분에 각진 형 스파이럴형상의 안테나 코일(4)이 형성되어 있다.
상기 아날로그회로(21)는 반도체칩(1A)에 형성되어야 할 모든 아날로그회로를 집약화한 것이어도 좋고, 예를 들면 상기 전원 회로(11), 연산 증폭기(12), 비교 증폭기(13), RF 수신부(14), RF 송신부(15) 및 RF 신시사이저부(16), 그것에 상기 메모리부(18)의 일부를 구성하는 전압 승압 회로나 증폭 회로 등과 같이 노이즈의 영향을 특히 받기 쉬운 아날로그회로의 하나이어도 좋다. 또한 반도체칩(1A)에 형성되는 아날로그회로의 일부에 구비된 코일이어도 좋다.
본 예의 반도체칩(1A)은 기초가 되는 반도체칩(보다 실제적으로는 하나 하나의 반도체칩으로 잘려 나오기 전의 완성 웨이퍼)의 회로 형성면(1a) 위에 절연층(2)을 거쳐 재배선층(3)을 형성함으로써 제작된다. 본 예의 반도체칩(1A)의 기초가 되는 반도체칩으로서는 공지에 속하는 임의의 반도체칩을 사용할 수 있으나, 최종 제품인 비접촉식 반도체장치의 박형화를 도모하기 위하여 회로의 비형성면(1b)이 화학연마 또는 기계연마 또는 이들 수단의 조합에 의하여 박형화된 베어칩을 사용하는 것이 특히 바람직하다. 그 두께는 300㎛ 이하가 바람직하고, 특히 박형의 카드에 적용되는 것에 대해서는 50㎛ 내지 150㎛ 정도로 하는 것이 바람직하다. 또 CMOS 기술에 의한 회로 형성면에 무선통신 회로가 형성된 것이나, 외부장치와의 사이에서 800MHz 이상의 주파수의 신호를 송신, 수신 또는 송수신하는 무선통신 회로가 회로 형성면에 형성된 것을 사용할 수도 있다.
또한 도 1의 예에서는 안테나 코일(4)이 복수턴 감겨져 있으나, 해당 안테나 코일(4)의 턴수에 대해서는 이것에 한정되는 것은 아니고, 1턴 이상의 임의의 턴수로 할 수 있다. 또한 안테나 코일(4)의 평면형상에 관해서도 도 1 및 도 2의 예에 한정되는 것이 아니라, 예를 들면 모서리부에 모따기를 실시하여 형상효과에 의한 통신특성의 열화가 적은 형상으로 할 수도 있다. 또 절연층(2)과 재배선층(3)을 다단으로 적층하여 안테나 코일(4)의 턴수를 많게 할 수도 있다.
본 예의 반도체칩(1A)은 회로 형성면(1a)의 중앙부분에 형성된 아날로그회로(21)를 피하여 안테나 코일(4)을 형성하고, 아날로그회로(21)와 안테나 코일(4)이 서로 겹치지 않도록 배열하였기 때문에, 아날로그회로(21)와 안테나 코일(4) 사이에 기생용량이 형성되지 않아 아날로그회로(21)에 작용하는 정전용량 노이즈의 발생을 방지할 수 있다. 또 아날로그회로(21)와 안테나 코일(4)이 대향으로 배치되지 않으므로, 아날로그회로(21)에 작용하는 전자 유도 노이즈의 발생을 방지할 수 있다. 따라서 이들 정전 유도 노이즈 또는 전자 유도 노이즈에 기인하는 혼선 노이즈, 울림 및 전원 노이즈 등의 발생이 방지되어, 고주파 대응의 코일 온 칩에 대해서도 노이즈에 기인하는 오작동이나 통신특성의 열화를 해소할 수 있다.
특히, 반도체칩(1A)의 기초가 되는 반도체칩으로서, CMOS 기술에 의하여 회로형성면에 무선통신 회로가 형성된 것을 사용한 경우에는, 재배선층(3)[안테나 코일(4)]의 영향을 특히 받기 쉬운 이 종류의 반도체칩의 통신특성의 열화를 방지할 수 있다. 또 반도체칩(1A)의 기초가 되는 반도체칩으로서, 외부장치와의 사이에서 800MHz 이상의 주파수의 신호를 송신, 수신 또는 송수신하는 무선통신 회로가 회로형성면에 형성된 것을 사용한 경우에는 재배선층(3)[안테나 코일(4)]의 영향을 특히 받기 쉬운 이 종류의 반도체칩의 통신특성의 열화를 방지할 수 있다.
<반도체칩의 제 2예>
본 발명에 관한 반도체칩의 제 2예를 도 3에 의거하여 설명한다. 도 3은 제 2 실시형태예에 관한 반도체칩(1B)의 평면도이다.
본 예의 반도체칩(1B)도, 코일 온 칩타입의 반도체칩으로서, 도 3에 나타내는 바와 같이 절연층(2)을 거쳐 회로형성면(1a) 위에 재배선층(3)이 형성되고, 이 재배선층(3)을 가지고 안테나 코일(4)이 일체로 형성되어 있다. 그리고 본 예의 반도체칩(1B)에 있어서는 회로형성면(1a)의 한 모서리부에 형성된 아날로그회로(21)를 피하여, 그 주변부분에 이형 스파이럴형상의 안테나 코일(4)이 형성되어 있다. 그 밖에 대해서는 상기 제 1 실시형태예에 관한 반도체칩(1A)과 동일하므로 설명을 생략한다.
본 예의 반도체칩(1B)도 회로형성면(1a)의 한 모서리부에 형성된 아날로그회로(21)를 피하여 안테나 코일(4)을 형성하고, 아날로그회로(21)와 안테나 코일(4)이 서로 겹치지 않도록 배열하였기 때문에, 아날로그회로(21)에 작용하는 노이즈의 영향을 해소할 수 있어, 상기 제 1 실시형태예에 관한 반도체칩(1A)과 동일한 효과를 얻을 수 있다.
<반도체칩의 제 3예>
본 발명에 관한 반도체칩의 제 3예를 도 4 및 도 5에 의거하여 설명한다. 도 4는 제 3 실시형태예에 관한 반도체칩(1C)의 평면도이고, 도 5는 도 4의 B-B 단면도이다.
본 예의 반도체칩(1C)은 CSP타입의 반도체칩으로서, 도 4 및 도 5에 나타내는 바와 같이 절연층(2)을 거쳐 회로형성면(1a) 위에 재배선층(3)이 형성되고, 이 재배선층(3)을 가지고 한쪽 끝이 입출력단자(5)에 접속되고, 또한 다른쪽 끝이 반도체칩(1C)의 전면에 레이아웃된 범프설정용 배선(6)이 형성되고, 해당 범프설정용 배선(6)의 다른쪽 끝에 범프(7)가 형성되어 있다. 그리고 본 예의 반도체칩(1C)에 있어서는 회로형성면(1a)의 일부에 형성된 아날로그회로(21)를 피하여 그 주변부분에 범프설정용 배선(6)이 둘러 쳐지고, 아날로그회로(21)의 형성부분을 경계로 하여 그 옆쪽에만 범프(7)가 배열되어 있다. 그 외에 대해서는 상기 제 1 실시형태예에 관한 반도체칩(1A)과 동일하므로 설명을 생략한다.
본 예의 반도체칩(1C)도 회로형성면(1a)의 일부에 형성된 아날로그회로(21)를 피하여 범프설정용 배선(6) 및 범프(7)를 형성하고, 아날로그회로(21)와 이들 범프설정용 배선(6) 및 범프(7)가 서로 겹치지 않도록 배열하였기 때문에 아날로그회로(21)에 작용하는 노이즈의 영향을 해소할 수 있고, 상기 제 1 실시형태예에 관한 반도체칩(1A)과 동일한 효과를 얻을 수 있다.
<반도체칩의 제 4예>
본 발명에 관한 반도체칩의 제 4예를 도 6에 의거하여 설명한다. 도 6은 제 4 실시형태예에 관한 반도체칩(1D)의 평면도이다.
본 예의 반도체칩(1D)도 CSP타입의 반도체칩으로서, 도 6에 나타내는 바와 같이 절연층(2)을 거쳐 회로형성면(1a) 위에 재배선층(3)이 형성되고, 해당 재배선층(3)을 가지고 한쪽 끝이 입출력단자(5)에 접속되고, 또한 다른쪽 끝이 반도체칩(1D)의 전면에 레이아웃된 범프설정용 배선(6)이 형성되어, 해당 범프설정용 배선(6)의 다른쪽 끝에 범프(7)가 형성되어 있다. 그리고 본 예의 반도체칩(1D)에 있어서는 회로형성면(1a)의 일부에 형성된 아날로그회로(21)를 피하여 그 주변부분에 범프설정용 배선(6)이 둘러 쳐지고, 아날로그회로(21)의 형성부분을 경계로 하여 그 위쪽 및 옆쪽에 범프(7)가 배열되어 있다. 그 외에 대해서는 상기 제 3 실시형태예에 관한 반도체칩(1C)과 동일하므로 설명을 생략한다.
본 예의 반도체칩(1C)도 회로형성면(1a)의 일부에 형성된 아날로그회로(21)를 피하여 범프설정용 배선(6) 및 범프(7)를 형성하여 아날로그회로(21)와 이들 범프설정용 배선(6) 및 범프(7)가 서로 겹치지 않도록 배열하였기 때문에 상기 제 3 실시형태예에 관한 반도체칩(1C)과 동일한 효과를 얻을 수 있다.
<반도체칩의 제 5예>
본 발명에 관한 반도체칩의 제 5예를 도 7에 의거하여 설명한다. 도 7은 제 5 실시형태예에 관한 반도체칩(1E)의 평면도이다.
본 예의 반도체칩(1E)도 CSP타입의 반도체칩으로서, 도 7에 나타내는 바와 같이 절연층(2)을 거쳐 회로형성면(1a) 위에 재배선층(3)이 형성되고, 이 재배선층(3)을 가지고 한쪽 끝이 입출력단자(5)에 접속되고, 또한 다른쪽 끝이 반도체칩(1E)의 전면에 레이아웃된 범프설정용 배선(6)이 형성되고, 해당 범프설정용 배선(6)의 다른쪽 끝에 범프(7)가 형성되어 있다. 그리고 본 예의 반도체칩(1E)에 있어서는 회로형성면(1a)의 2개소에 형성된 아날로그회로(21)를 피하여 그 주변부분에 범프설정용 배선(6)이 둘러 쳐지고, 아날로그회로(21)의 형성부분의 전후 좌우에 범프(7)가 배열되어 있다. 그 외에 대해서는 상기 제 3 실시형태예에 관한 반도체칩(1C)과 동일하므로 설명을 생략한다.
본 예의 반도체칩(1E)도 회로형성면(1a)의 일부에 형성된 아날로그회로(21)를 피하여 범프설정용 배선(6) 및 범프(7)를 형성하여 아날로그회로(21)와 이들 범프설정용 배선(6) 및 범프(7)가 서로 겹치지 않도록 배열하였기 때문에 상기 제 3 실시형태예에 관한 반도체칩(1C)과 동일한 효과를 얻을 수 있다.
<재배선층의 형성방법 제 1예>
이하, 상기 안테나 코일(4) 또는 범프설정용 배선(6)을 구성하는 재배선층(3)의 형성방법 제 1예를 도 8 내지 도 10에 의거하여 설명한다. 도 8은 소정의 프로세스 처리를 거쳐 완성된 이른바 완성 웨이퍼의 평면도, 도 9는 재배선층(3)의 형성방법의 제 1예를 나타내는 공정도, 도 10은 재배선층(3)이 형성된 완성 웨이퍼의 평면도이다.
도 8에 나타내는 바와 같이, 완성 웨이퍼(31)에는 최외각 둘레부를 제외하는 안 둘레부분에 다수개의 반도체칩용 회로(32)가 등간격으로 형성되어 있고, 그 회로형성면측에는 소정의 표면 보호막(33)(도 9참조)이 형성되어 있다.
도 9a, 9b, 9c, 9d, 9e, 9f에 나타내는 재배선층의 형성방법의 제 1예에서는, 먼저 도 9(a)에 나타내는 바와 같이 완성 웨이퍼(31)의 회로형성면에 형성된 표면 보호층(33) 위에 알루미늄 또는 알루미늄합금 또는 구리 또를 구리합금을 사용하여 금속 스퍼터층 또는 금속 증착층(34)을 균일하게 형성한다. 이어서 도 9(b)에 나타내는 바와 같이 해당 금속 스퍼터층 또는 금속 증착층(34) 위에 포토레지스트층(35)을 균일하게 형성하고, 형성된 포토레지스트층(35)에 안테나 코일(4) 또는 범프설정용 배선(6)을 포함하는 소정의 패턴이 형성된 마스크(36)를 씌우고, 마스크(36)의 바깥쪽으로부터 소정 파장의 빛(300)을 조사하여 포토레지스트층(35)을 노광한다. 그런 다음에 노광된 포토레지스트층(35)의 현상처리를 행하여 도 9(c)에 나타내는 바와 같이 포토레지스트층(35)의 노광부분을 제거하여 상기 금속 스퍼터층 또는 금속 증착층(34)의 상기 노광패턴과 대응하는 부분을 노출시킨다. 금속 스퍼터층 또는 금속 증착층(34)의 노출 패턴에는 도 10에 나타내는 바와 같이 링형상의 전극부(37)와, 상기 아날로그회로(21)를 제외하는 부분에 형성된 안테나 코일(4) 또는 범프설정용 배선(6)과, 이들 전극부(37)와 각 안테나 코일(4) 또는 각 범프설정용 배선(6)을 연결하는 리드부(38)가 포함된다. 이어서 상기 전극부(37)를 한쪽의 전극으로 하여 금속 스퍼터층 또는 금속 증착층(34)의 노출부분에 전기도금 또는 정밀 전기주조를 실시하여 도 9(d)에 나타내는 바와 같이 금속 스퍼터층 또는 금속 증착층(34)의 노출부분에 금속 도금층(39)을 적층한다. 이어서 완성 웨이퍼(31)의 표면에 부착된 포토레지스트층(35)을 애싱처리 등에 의하여 제거하고, 도 9(e)에 나타내는 바와 같이 균일한 금속 스퍼터층 또는 금속 증착층(34) 위에 전극부(37)와 안테나 코일(4) 또는 범프설정용 배선(6)과 리드부(38)를 가지는 금속 도금층(39)이 형성된 완성 웨이퍼(31)를 얻는다. 이어서 금속 도금층(39)으로부터 노출한 금속 스퍼터층 또는 금속 증착층(34)을 선택적으로 에칭하고, 도 9(f)에 나타내는 바와 같이 금속 도금층(39)으로부터 노출한 금속 스퍼터층 또는 금속 증착층(34)을 제거한다. 이에 의하여 금속 스퍼터층 또는 금속 증착층(34)과 금속 도금층(39)이 형성된 완성 웨이퍼(31)가 얻어진다. 마지막으로 상기 완성 웨이퍼(31)를 스크라이빙하여 도 1 내지 도 7에 나타내는 소정의 반도체칩 IC 소자(1A∼1E)를 얻는다.
또한 본 예에 있어서는, 금속 도금층(39)의 형성수단으로서 전기도금법 또는 정밀 전기주조법을 사용하였으나, 이와 같은 구성 대신에, 무전해 도금법을 사용하여 상기 금속 도금층(39)을 형성할 수도 있다. 이 경우에는 금속 도금층(39)의 형성에 전극을 필요로 하지 않으므로 포토레지스트층(35)의 노광에 있어서 전극부(37)의 형성과 리드부(38)의 형성이 불필요하게 된다.
무전해 도금은 화학도금이라고도 불리우며, 바탕 금속을 도금 금속의 금속염 용액 중에 침지하여 금속이온을 바탕 표면에 석출시키는 것으로, 비교적 간단한 설비로 밀착력이 강하고 균일하여 충분한 두께를 가지는 도금층이 얻어진다는 특징이 있다. 상기 금속염은 도금하는 금속이온의 공급원이 되는 것으로, 구리를 도금하는 경우에는 황산구리, 염화 제 2 구리, 질산구리 등의 용액이 도금액으로서 사용된다. 구리 등의 금속이온은 바탕이 되는 금속 스퍼터층 또는 금속 증착층(34) 위에만 석출하고, 절연성의 표면 보호층(33) 위에는 석출하지 않는다. 바탕재는 도금 금속이온에 대하여 이온화 경향이 작고, 또한 도금 금속이온의 석출에 대한 촉매작용을 가질 필요가 있다. 이 때문에 알루미늄으로 이루어지는 금속 스퍼터층 또는 금속 증착층(6) 위에 구리를 도금하는 경우에는, 알루미늄층의 표면에 니켈을 수 ㎛ 이하의 두께로 형성하여, 질산아연액에 수초간 침지하여 아연으로 치환하는 전처리를 실시하는 것이 바람직하다.
한편, 전기 도금법 및 정밀 전기주조법은 도금 금속의 이온을 포함하는 도금 욕 중에 금속 스퍼터층 또는 금속 증착층(34)이 형성된 완성 웨이퍼(31)와 도금 금속으로 이루어지는 전극을 침지하여 완성 웨이퍼(31)에 형성된 금속 스퍼터층 또는 금속 증착층(34)을 음극, 도금욕 중에 침지된 전극을 양극으로 하여 전압을 인가하여 도금욕 중의 금속이온을 금속 스퍼터층 또는 금속 증착층(34)의 표면에 석출시키는 방법이다. 전기 도금법 및 정밀 전기주조법도 구리를 도금하는 경우에는 황산구리, 염화 제 2 구리, 질산구리 등의 용액이 도금액으로서 사용된다.
본 예의 재배선층(3)의 형성방법은 완성 웨이퍼(31)에 소정의 안테나 코일(4) 또는 범프설정용 배선(6)을 포함하는 소정의 도전패턴을 형성하고, 그런 다음에 완성 웨이퍼(31)를 절단(scribing)하여 소정의 반도체칩(1A∼1E)을 얻는다는 구성으로 하였기 때문에, 하나 하나의 반도체칩에 안테나 코일(4) 또는 범프설정용 배선(6)을 형성하는 경우에 비하여 코일 온 칩 또는 CSP타입의 반도체칩을 높은 효율로 제조할 수 있어, 그 제조비용을 저감할 수 있다. 또 웨이퍼(31)에 형성된 모든 반도체칩에 대하여 균일한 두께의 안테나 코일(4) 또는 범프설정용 배선(6)을 고정밀도로 형성할 수 있으므로, 통신특성의 불균일을 작게 할 수 있다. 또한 각각의 반도체칩(1A∼1E)에 대하여 스퍼터링 또는 진공증착법 및 도금법을 사용하여 안테나 코일(4) 또는 범프설정용 배선(6)을 형성하면 반도체칩(1A∼1E)의 외각 둘레부에 불필요한 도체가 부착되어 반도체칩의 절연성이 문제가 되나, 완성 웨이퍼(31)에 안테나 코일(4) 또는 범프설정용 배선(6)을 포함하는 소정의 도전패턴을 형성한 경우에는 스퍼터시 등에 있어서 완성 웨이퍼(31)의 외각 둘레부에 불필요한 도체가 부착되더라도 그 부는 원래 불필요 부분으로서 처분되어야 할 부분이므로, 하나 하나의 반도체칩(1A∼1E)의 절연성에 악영향을 미치는 일도 없다. 아울러 본 예의 재배선층(3)의 형성방법은 포토레지스트층(35)이 있는 상태에서 금속 도금층(39)의 형성을 행하고, 그런 다음에 금속 스퍼터층 또는 금속 증착층(34)의 금속 도금층(39)이 적층되어 있지 않은 부분을 에칭에 의하여 제거하도록 하였으므로, 도 9e에 나타내는 바와 같이 금속 도금층(39)이 금속 스퍼터층 또는 금속 증착층(34)의 상면에만 적층되어 폭방향으로 퍼지지 않으므로 정밀한 안테나 코일(4) 또는 범프설정용 배선(6)을 형성할 수 있어 좁은 면적내에 권수(卷數)가 많은 안테나 코일(4) 또는 다수의 범프설정용 배선(6)을 형성할 수 있다.
<재배선층의 형성방법 제 2예>
이어서 재배선층(3)의 형성방법의 제 2예를 도 11a, 11b, 11c, 11d, 11e에 의거하여 설명한다. 도 11a, 11b, 11c, 11d, 11e는 재배선층(3)의 형성방법 제 2예를 나타내는 공정도이다.
본 예의 재배선층(3)의 형성방법에서는 도 11(a)에 나타내는 바와 같이 완성 웨이퍼(31)에 형성된 표면 보호막(33) 위에 포토레지스트층(35)을 균일하게 형성하고, 형성된 포토레지스트층(35)에 안테나 코일(4) 또는 범프설정용 배선(6)을 포함하는 소정의 패턴이 형성된 마스크(36)를 씌워 마스크(36)의 바깥쪽으로부터 소정 파장의 빛(300)을 조사하여 포토레지스트층(35)을 노광한다. 그런 다음에 노광된 포토레지스트층(35)의 현상처리를 행하여 도 11(b)에 나타내는 바와 같이 포토레지스트층(35)의 노광부분을 제거하여 표면 보호막(33)의 상기 노광 패턴과 대응하는 부분을 노출시킨다. 포토레지스트층(35)의 노광 패턴은 도 10에 나타내는 바와 같이 전극부(37)와 상기 아날로그회로(21)를 제외하는 부분에 형성된 안테나 코일(4) 또는 범프설정용 배선(6)과 리드부(38)를 포함하는 형상으로 할 수 있다. 이어서 현상처리후의 완성 웨이퍼(31)를 스퍼터장치 또는 진공증착장치에 장착하고, 도 11(c)에 나타내는 바와 같이, 상기 표면 보호막(33)의 노출부분에 금속 스퍼터층 또는 금속 증착층(34)을 형성한다. 이어서 도 11(d)에 나타내는 바와 같이 완성 웨이퍼(31)에 부착한 포토레지스트층(35)을 애싱처리 등에 의하여 제거한 후, 전극부(37)를 한쪽의 전극으로 하여 금속 스퍼터층 또는 금속 증착층(34)에 전기도금을 실시하고, 도 11(e)에 나타내는 바와 같이 금속 스퍼터층 또는 금속 증착층(34)의 노출부분에 금속 도금층(39)을 적층한다. 마지막으로 상기 완성 웨이퍼(31)를 스크라이빙하여 도 1 내지 도 7에 나타내는 소정의 반도체칩 IC 소자(1A∼1E)를 얻는다.
또한 본 예의 재배선층(3)의 형성방법에 있어서도, 금속 도금층(39)의 형성 수단으로서 전기 도금법을 사용하였으나, 이와 같은 구성 대신에, 무전해 도금법을 사용하여 상기 금속 도금층(39)을 형성할 수도 있다. 이 경우에는 금속 도금층(39)의 형성에 전극을 필요로 하지 않으므로 포토레지스트층(35)의 노광에 있어서 전극부(37)의 형성과 리드부(38)의 형성이 불필요하게 된다.
본 예의 재배선층(3)의 형성방법은 상기 제 1예에 관한 재배선층(3)의 형성방법과 동일한 효과를 가지는 외에, 완성 웨이퍼(31)에 도전패턴을 형성하기 위한 공정수를 적게 할 수 있으므로, 코일 온 칩 또는 CSP타입의 반도체칩을 보다 고효율로 제조할 수 있다.
<반도체장치의 제 1예>
다음에 본 발명에 관한 반도체장치의 제 1예를 도 12에 의거하여 설명한다. 도 12는 제 1 실시형태예에 관한 반도체장치(40)의 단면도이다.
제 1 실시형태예에 관한 반도체장치(40)는 도 12에 나타내는 바와 같이 상기 코일 온 칩타입의 반도체칩(1A 또는 1B)을 접착제층(41)과 2매의 커버시트(42)로 이루어지는 기판 내에 케이싱한 것을 특징으로 한다. 접착제층(41)을 구성하는 접착제로서 소정의 접착강도를 가지는 것이면 공지에 속하는 임의의 접착제를 사용할 수 있으나, 양산성이 뛰어나기 때문에 핫멜트(hotmelt) 접찹제를 사용하는 것이 특히 바람직하다. 또 커버시트(42)로서는, 소정의 강도와 인쇄성을 가지는 것이면 공지에 속하는 임의의 시트재료를 사용할 수 있으나, 예를 들면 폴리에틸렌테레프탈레이트와 같이 소각하여도 유해물질의 발생이 적은 고분자 시트나 종이를 사용하는 것이 특히 바람직하다. 본 예의 반도체장치(40)는 한쪽 면에 접착제층(41)이 형성된 제 1 커버시트(42)의 접착제층(41) 위에 반도체칩(1A 또는 1B)을 고정하고, 이어서 상기 제 1 커버시트(42)의 반도체칩 접착면에 한쪽 면에 접착제층(41)이 형성된 제 2 커버시트(42)의 접착제층(41)을 접착함으로써 형성할 수 있다.
본 예의 반도체장치(40)는 아날로그회로(21)와 안테나 코일(4)이 절연층(2)을 거쳐 겹치지 않도록 배열된 반도체칩(1A 또는 1B)을 탑재하였기 때문에, 아날로그회로(21)와 안테나 코일(4) 사이에 기생용량이 형성되지 않아 아날로그회로(21)에 작용하는 정전용량 노이즈의 발생을 방지할 수 있다. 또 아날로그회로(21)와 안테나 코일(4)이 대향하여 배치되지 않으므로, 아날로그회로(21)에 작용하는 전자유도 노이즈의 발생을 방지할 수 있다. 따라서 이들 정전유도 노이즈 또는 전자유도 노이즈에 기인하는 혼선 노이즈, 울림 및 전원 노이즈 등의 발생이 방지되어, 코일 온 칩타입의 반도체칩(1A 또는 1B)을 탑재한 비접촉 반도체장치의 통신특성을 개선할 수 있다. 또 소정의 반도체칩(1A 또는 1B)을 2매의 커버시트(42)로 케이싱하는 것만으로 제조할 수 있으므로 저렴하고 또한 초소형으로 제조할 수 있다.
<반도체장치의 제 2예>
다음에 본 발명에 관한 반도체장치의 제 2예를 도 13 및 도 14에 의거하여 설명한다. 도 13은 제 2 실시형태예에 관한 반도체장치의 단면도, 도 14는 제 2 실시형태예에 관한 반도체장치에 구비되는 부스터코일의 평면도이다.
제 2 실시형태예에 관한 반도체장치(50)는 도 13에 나타내는 바와 같이 상기 코일 온 칩타입의 반도체칩(1A 또는 1B)과, 이들 반도체칩(1A 또는 1B)에 일체로 형성된 안테나 코일(4)과 도시 생략한 판독/입력기에 구비된 안테나 코일과의 전자결합을 강화하기 위한 부스터 코일(51)이 형성된 절연기판(52)을 접착제층(41)과 커버 시트(42)로 이루어지는 기판내에 케이싱한 것을 특징으로 한다.
부스터 코일(51)은 도 14에 나타내는 바와 같이 감김 지름이 작은 제 1 코일(51a)과 감김 지름이 큰 제 2 코일(51b)로 이루어지고, 서로 전기적으로 접속되어 있다. 제 1 코일(51a)은 반도체칩(1A 또는 1B)에 일체 형성된 안테나 코일(4)과 주로 전자결합되는 코일이고, 그 평면형상 및 치수가 반도체칩(1A 또는 1B)에 일체 형성된 안테나 코일(4)과 동일 또는 상사형(相似型)으로 형성된다. 한편 제 2 코일(51b)은 판독/입력기에 구비된 안테나 코일과 주로 전자결합하는 코일이고, 그 평면형상 및 치수는 접착제층(41)과 커버 시트(42)에 의하여 구성되는 기판 내에 들어가는 범위에서 가능한 한 크게 형성된다. 또한 도 14의 예에서는 제 1 코일(51a) 및 제 2 코일(51b)이 모두 복수의 턴수를 가지는 직사각형 스파이럴형상으로 형성되어 있으나, 각 코일(51a, 51b)의 턴수나 평면형상은 이것에 한정되는 것이 아니라, 임의로 형성할 수 있다. 이 부스터 코일(51)은 절연기판(52)의 한쪽 면에 형성된 균일한 두께의 도전성 금속층에 에칭을 실시하여 소정의 코일 패턴을 형성하는 에칭법이나, 절연기판(52)의 한쪽 면에 도전성 잉크를 사용하여 소정의 코일 패턴을 인쇄형성하는 인쇄법을 가지고 형성할 수 있다.
또한 접착제층(41)을 구성하는 접착제의 종류나 커버시트(42)를 구성하는 시트재료의 종류에 대해서는 제 1 실시예에 관한 반도체장치(40)와 동일하기 때문에 중복을 피하기 위하여 설명을 생략한다.
본 예의 반도체장치(50)는 제 1 실시형태예에 관한 반도체장치(40)와 동일한 효과를 가지는 외에 부스터 코일을 구비하였기 때문에 반도체칩(1A 또는 1B)에 일체로 형성된 안테나 코일(4)과 도시 생략한 판독/입력기에 구비된 안테나 코일과의 전자결합을 강화할 수 있다는 효과가 있다.
<반도체장치의 제 3예>
다음에 본 발명에 관한 반도체장치의 제 2예를 도 15에 의거하여 설명한다. 도 15는 제 3 실시형태예에 관한 반도체장치의 주요부 단면도이다.
제 3 실시형태예에 관한 반도체장치(60)는 도 15에 나타내는 바와 같이 제 1 배선층(61), 제 1 절연층(62), 제 2 배선층(63), 제 1 배선층(61)과 제 2 배선층(63)을 접속하는 접속부(63a), 제 2 절연층(64), 반도체칩(1C), 다른 탑재부품(66), 제 2 배선층(63)과 반도체칩(1C)을 접속하는 도체(67), 제 2 배선층(63)과 다른 탑재부품(66)을 접속하는 도체(68), 반도체칩(1C)과 다른 탑재부품(66)과 도체(67, 68)를 일체로 밀봉하는 몰드수지(69), 제 1 배선층(61)의 외면에 국부적으로 형성된 니켈층(금속막)(70), 제 1 배선층(61)의 외면을 덮는 보호 수지층(71), 니켈층(70)에 형성된 외부단자(72)로 구성되어 있다.
제 1 배선층(61), 제 2 배선층(63) 및 접속부(63a)는 구리 또는 구리합금을 전기도금(전기주조)함으로써 형성된다. 구리합금으로서는 내부식성이나 밀착성이 우수한 것 등으로부터 구리 - 니켈합금 또는 구리 - 니켈 - 은합금이 특히 적합하다. 접속부(63a)는 제 1 절연층(62)에 뚫어 설치된 제 1 개구부(62a)내에 형성되어 제 1 배선층(61)과 제 2 배선층(63)을 전기적으로 접속한다.
제 1 절연층(62), 제 2 절연층(64) 및 보호 수지층(71)은 절연성 수지에 의하여 형성된다. 또한 절연성 수지로서는 이들 제 1 절연층(62), 제 2 절연층(64) 및 보호 수지층(71)의 형성을 쉽게 하기 위하여 감광성 수지를 사용할 수도 있다. 제 1 절연층(62)에는 접속부(63a)를 형성하기 위한 제 1 개구부(62a)가 소정의 배열로 형성되고, 제 2 절연층(64)에는 도체(67, 68)를 관통하기 위한 제 2 개구부(64a)가 소정의 배열로 형성된다.
다른 탑재부품(66)으로서는 트랜지스터, 다이오드, 저항, 인덕터, 콘덴서, 수정 발진자, 필터, 변환기(balun:balance-to-unbalance), 안테나, 기능 모듈 등의 칩 부품이나 외부 접속 커넥터 등을 탑재할 수 있다. 또한 상기 기능 모듈에는 VCO, PLL 또는 전원 레귤레이터 등이 포함된다.
다른 탑재부품(66)과 제 2 배선층(63)을 접속하는 도체(68)로서는, 도전 페이스트나 이방성 도전 접착제 등을 사용할 수도 있으나, 저렴하면서도 신뢰성이 높은 접속이 가능하기 때문에 땜납이 특히 적합하다.
몰드수지(69)는 상기 반도체칩(1C)과, 다른 탑재부품(66)과, 이들 각 탑재부품(1C, 66)과 제 2 배선층(63)과의 접속부를 일체로 수지 밀봉하는 것으로서, 종래부터 반도체칩의 수지밀봉에 적용되고 있는 각종 수지재료를 사용하여 형성할 수 있다.
니켈층(70)은 외부단자(72)의 형성을 용이하게 하는 것으로서, 외부단자(72)를 형성하고자 하는 제 1 배선층(61)의 단자부에 형성된다.
외부단자(72)는 본 실시형태예에 관한 반도체장치(60)를 외부 장치, 예를 들면 프린트 배선기판에 접속하기 위하여 사용되는 것으로서, 저렴하면서도 신뢰성이 높은 접속을 용이하게 행할 수 있기 때문에 땜납으로 형성하는 것이 특히 바람직하다.
본 예의 반도체장치(60)는 제 1 실시예에 관한 반도체장치(40)와 동일한 효과를 가지는 외에 탑재부품(1C, 66)의 배선수단을 배선층(61, 63)과 보호 수지층(62, 64)으로 구성하였기 때문에, 종래의 다층 기판의 코어재에 상당하는 부분을 생략할 수 있어, 박형이면서도 저렴한 반도체장치를 얻을 수 있다. 또 배선층(61, 63)을 사용하였기 때문에, 리드 프레임이나 금속박 에칭 또는 도전 페이스트인쇄에 의하여 형성된 배선층을 구비한 기판을 사용하는 경우에 비하여 배선패턴의 고밀도화, 고정밀도화, 미소화 및 균질화를 도모할 수 있어, 소형이면서도 고주파 대응성이 높은 반도체 모듈을 얻을 수 있다. 또한 제 1 배선층(61) 및 이것과 전기적으로 접속된 제 2 배선층(63)을 2층으로 형성하였기 때문에 배선층(61, 63)의 형성면적을 감소할 수 있어, 반도체장치의 소형화를 도모할 수 있다.
또한 상기 실시형태예에서는 배선층을 2층으로 형성하였으나, 3층 이상으로 형성하는 것도 물론 가능하다. 또 상기 실시형태예에서는 반도체칩으로서 CSP타입의 반도체칩(1C)을 사용하였으나, 다른 CSP타입의 반도체칩(1D, 1E)을 사용할 수도 있다.
청구항 1에 기재된 발명은, 반도체칩의 회로 형성면에 형성된 아날로그회로와 재배선층을 절연층을 거쳐 겹치지 않도록 배열하기 때문에, 아날로그회로와 재배선층과의 사이에 기생용량이 형성되지 않아, 아날로그회로에 작용하는 정전용량 노이즈의 발생을 방지할 수 있다. 또 아날로그회로와 재배선층이 대향으로 배치되지 않기 때문에, 아날로그회로에 작용하는 전자유도 노이즈의 발생을 방지할 수 있다. 따라서 이들 정전유도 노이즈 또는 전자유도 노이즈에 기인하는 혼선 노이즈, 울림 및 전원 노이즈 등의 발생이 방지되어, 고주파 대응의 재배선층 일체형 반도체칩에 대해서도, 노이즈에 기인하는 오작동이나 통신특성의 열화를 해소할 수 있다.
청구항 2에 기재된 발명은, 회로 형성면에 형성된 아날로그회로 중, 특히 노이즈의 영향을 받기 쉬운 전원 회로, 연산 증폭기, 비교 증폭기, RF 수신부, RF 송신부 및 RF 신시사이저부 중의 적어도 어느 하나와 재배선층을 절연층을 거쳐 겹치지 않도록 배열하기 때문에 각 회로 블록에 대하여 정전유도 노이즈 또는 전자유도 노이즈에 기인하는 혼선 노이즈, 울림 및 전원 노이즈 등의 발생을 방지할 수 있어, 노이즈에 기인하는 오작동이나 통신특성의 열화를 해소할 수 있다.
청구항 3에 기재된 발명은, 회로 형성면에 형성된 아날로그회로 중, 특히 노이즈의 영향을 받기 쉬운 코일과 재배선층을 절연층을 거쳐 겹치지 않도록 배열하기때문에 해당 코일에 정전유도 노이즈나 전자유도 노이즈가 작용하기 어렵고, 노 이즈에 기인하는 오작동이나 통신특성의 열화를 해소할 수 있다.
청구항 4에 기재된 발명은, 재배선층을 가지고 비접촉 통신용 안테나 코일을 형성하기 때문에, 내 노이즈성에 뛰어난 코일 온 칩타입의 반도체칩을 얻을 수 있어, 저비용이면서도 내 노이즈성이 뛰어난 비접촉식 반도체장치를 제조할 수 있다.
청구항 5에 기재된 발명은, 재배선층을 가지고 범프설정용 배선을 형성하기 때문에 내 노이즈성이 뛰어난 CSP타입의 반도체칩을 얻을 수 있어, 다단자이면서도 내 노이즈성이 뛰어난 반도체장치를 얻을 수 있다.
청구항 6에 기재된 발명은, CMOS 기술에 의하여 회로 형성면에 무선통신 회로가 형성된 반도체칩에 대하여, 아날로그회로 위에 재배선층이 형성되지 않도록 재배선층을 배열하기 때문에, 재배선층의 영향을 특히 받기 쉬운 이 종류의 반도체칩의 통신특성의 열화를 방지할 수 있다.
청구항 7에 기재된 발명은, 800MHz 이상의 주파수의 신호를 송신, 수신 또는 송수신하는 무선통신 회로가 형성된 반도체칩에 대하여, 아날로그회로 위에 재배선층이 형성되지 않도록 재배선층을 배열하기 때문에 재배선층의 영향을 특히 받기 쉬운 이 종류의 반도체칩의 통신특성의 열화를 방지할 수 있다.
청구항 8에 기재된 발명은, 회로 형성면에 형성된 아날로그회로와 재배선층이 절연층을 거쳐 겹치지 않도록 배열된 반도체칩을 반도체장치에 탑재하기 때문에 반도체칩의 아날로그회로에 정전유도 노이즈나 전자유도 노이즈에 기인하는 오작동이나 통신특성의 열화가 생기기 어려워 통신특성이 양호한 반도체장치를 얻을 수 있다.
청구항 9에 기재된 발명은, 회로 형성면에 형성된 아날로그회로 중, 특히 노이즈의 영향을 받기 쉬운 전원 회로, 연산 증폭기, 비교 증폭기, RF 수신부, RF 송신부 및 RF 신시사이저부 중의 적어도 어느 하나와 재배선층이 절연층을 거쳐 겹치지 않도록 배열된 반도체칩을 반도체장치에 탑재하기 때문에 노이즈의 악영향을 가장 강하게 받기 쉬운 이들 회로에 정전유도 노이즈나 전자유도 노이즈에 기인하는 오작동이나 통신특성의 열화가 생기기 어려워 통신특성이 양호한 반도체장치를 얻을 수 있다.
청구항 10에 기재된 발명은, 회로 형성면에 형성된 아날로그회로 중, 특히 노이즈의 영향을 받기 쉬운 코일과 재배선층이 절연층을 거쳐 겹치지 않도록 배열된 반도체칩을 탑재하기 때문에, 노이즈의 악영향을 강하게 받기 쉬운 코일에 정전유도 노이즈나 전자유도 노이즈가 작용하지 않아 통신특성이 양호한 반도체장치를 얻을 수 있다.

Claims (10)

  1. 절연층을 거쳐 디지털회로와 아날로그회로를 가지는 회로 형성영역에 재배선층을 겹쳐 일체로 형성하여 이루어지는 반도체칩에 있어서,
    상기 회로 형성영역에 형성된 노이즈의 영향을 받기 쉬운 아날로그회로의 전부 또는 일부와 상기 재배선층에 형성된 배선이, 상기 절연층을 거쳐 서로 겹치지 않도록 배열된 것을 특징으로 하는 반도체칩.
  2. 절연층을 거쳐 디지털회로와 아날로그회로를 가지는 회로 형성영역에 재배선층을 겹쳐 일체로 형성하여 이루어지는 반도체칩에 있어서,
    상기 회로 형성영역에 형성된 노이즈의 영향을 받기 쉬운 전원회로, 연산 증폭기, 비교 증폭기, RF 수신부, RF 송신부 및 RF 신시사이저부 중의 적어도 어느 하나와 상기 재배선층에 형성된 배선이, 상기 절연층을 거쳐 서로 겹치지 않도록 배열된 것을 특징으로 하는 반도체칩.
  3. 절연층을 거쳐 디지털회로와 아날로그회로를 가지는 회로 형성영역 위에 재배선층을 겹쳐 일체로 형성하여 이루어지는 반도체칩에 있어서,
    상기 회로 형성영역에 형성된 노이즈의 영향을 받기 쉬운 코일과 상기 재배선층에 형성된 배선이, 상기 절연층을 거쳐 서로 겹치지 않도록 배열된 것을 특징으로 하는 반도체칩.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 재배선층에 형성된 배선을 가지고, 양쪽 끝이 상기 회로 형성영역에 형성된 입출력 단자에 접속된 비접촉 통신용 안테나 코일을 형성한 것을 특징으로 하는 반도체칩.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 재배선층에 형성된 배선을 가지고, 한쪽 끝이 상기 회로 형성영역에 형성된 입출력 단자에 접속되고, 다른쪽 끝에 범프가 형성된 범프 설정용 배선을 형성한 것을 특징으로 하는 반도체칩.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 회로 형성영역에 형성된 회로가 CM0S기술에 의하여 형성된 무선통신 회로인 것을 특징으로 하는 반도체칩.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 회로 형성영역에 형성된 회로가 외부 장치와의 사이에서 800MHz 이상의 주파수의 신호를 송신, 수신 또는 송수신하는 무선통신 회로인 것을 특징으로 하는 반도체칩.
  8. 소정 치수 및 소정 형상의 기판에 반도체칩을 탑재하여 이루어지는 반도체장치에 있어서,
    상기 반도체칩으로서 절연층을 거쳐 디지털회로와 아날로그회로를 가지는 회로 형성영역에 재배선층이 겹쳐 일체로 형성되고, 또한 상기 회로 형성영역에 형성된 노이즈의 영향을 받기 쉬운 아날로그회로의 전부 또는 일부와 상기 재배선층에 형성된 배선이, 상기 절연층을 거쳐 서로 겹치지 않도록 배열된 반도체칩을 탑재한 것을 특징으로 하는 반도체장치.
  9. 소정 치수 및 소정 형상의 기판에 반도체칩을 탑재하여 이루어지는 반도체장치에 있어서,
    상기 반도체칩으로서 절연층을 거쳐 회로 형성영역에 재배선층이 겹쳐 일체로 형성되고, 또한 상기 회로 형성영역에 형성된 노이즈의 영향을 받기 쉬운 전원회로, 연산 증폭기, 비교 증폭기, RF 수신부, RF 송신부 및 RF 신시사이저부 중의 적어도 어느 하나와 상기 재배선층에 형성된 배선이, 상기 절연층을 거쳐 서로 겹치지 않도록 배열된 반도체칩을 탑재한 것을 특징으로 하는 반도체장치.
  10. 소정 치수 및 소정 형상의 기판에 반도체칩을 탑재하여 이루어지는 반도체장치에 있어서,
    상기 반도체칩으로서 절연층을 거쳐 디지털회로와 아날로그회로를 가지는 회로 형성영역에 재배선층이 겹쳐 일체로 형성되고, 또한 상기 회로 형성영역에 형성된 노이즈의 영향을 받기 쉬운 코일과 상기 재배선층에 형성된 배선이, 상기 절연층을 거쳐 서로 겹치지 않도록 배열된 반도체칩을 탑재한 것을 특징으로 하는 반도체장치.
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