JP2004349714A - 集積回路パッケージ - Google Patents

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Abstract

【課題】多層基板において外部回路との電気的及び物理的接続性を得るための基板結合技術を提供する。
【解決手段】基板１０４は、隔離された導電層間に設けた導電性ビア１２６を有する。ビア１２４は、導電層を分離する絶縁層を貫通するようにレーザーにより形成する。Ｔ字形ピンより成る外部への相互接続部は、集積回路パッケージの基板１０４にはんだ付けする。集積回路１０２は、フリップチップ法により基板に固着可能である。
【選択図】図２

Description

本発明は、一般的に、集積回路に関し、さらに詳細には、集積回路の実装に関する。
集積回路（ＩＣ）は、１またはそれ以上の機能を有する回路を形成するために、電子コンポーネントを導電接続部によりリンクしたものである。ＩＣは通常、チップまたはダイと呼ぶシリコン片に形成する。シリコンダイは、板状のシリコンウェハに形成可能であり、ウェハの表面に一連の製造ステップを施して同一のＩＣパターンを形成する。ＩＣは、ダイ間の境界となる、ウェハ表面の繰り返しパターンのスクライブライン（ソウラインとも呼ぶ）により互いに分離する。各ダイに１つのＩＣが形成される。製造プロセスの一段階で、ダイをスクライブラインに沿ってウェハから切り離し、各ダイを基板にボンディングしてＩＣパッケージを形成する。
基板は、ＩＣパッケージのダイに機械的支持を与え、ＩＣとの間で信号を送受信し、ＩＣの動作時発生する熱を伝達することができる、比較的平坦で剛性の構造を有する。基板は、キャリアとも呼ばれる。基板は、ＩＣが、ＩＣパッケージの他の回路及びＩＣパッケージに接続された回路と信号を交換できるように、ダイ上のボンディングパッドにそれぞれ接続された導電リードを有する。ＩＣに組み込めことが容易でない抵抗やキャパシタのような別の素子も、ＩＣパッケージの上部または下部に固着することができる。ＩＣパッケージは、コンピュータやセルラー電話のような装置を形成するために相互接続されたＩＣパッケージのシステムより成る回路板アセンブリに適用することができる。
ダイをＩＣパッケージの基板にボンディングする方法に、フリップチップボンディングと呼ばれるものがある。フリップチップボンディングの１つの方式は、controlled collapse chip connectionまたはＣ４法として知られている。フリップチップボンディングは、ウェハの相互接続をする際、はんだバンプをダイ上のボンディングパッドの上に配置する。その後、ウェハをダイシングしてダイを切り離す。そして各ダイを裏返し（即ち、フリップして）、基板上のボンディングパッドまたははんだバンプの対応パターンと整列させる。はんだバンプを接合して、ダイと、基板との間に一連のはんだコラムが形成されるように、第２のリフロー操作を行なう。はんだコラムは、Ｉ／Ｏ信号を伝送し、電力を供給するための、ダイのＩＣと、基板との間の導電接続部またはリードとして働く。
マイクロエレクトロニクス製品の集積度が増加し、機能及び性能が向上するにつれて、実装技術の複雑さがそれに正比例して増加する。例えば、シリコンプロセスがより精細なサイズに進化したため、高いシステムクロック速度と、早い立ち上がり時間を実現できるマイクロプロセッサーの設計が可能になった。
その結果、集積度レベルと、プロセッサーチップのような回路と、基板との間の相互接続部の密度が飛躍的に増加した。従って、外部回路との電気的及び物理的接続性を得るための集積回路の基板結合技術は、相互接続部の密度の増加につれてますます大きな挑戦課題を提供する。
上記の理由により、また当業者が本願明細書を読んで理解すれば明らかになる下記の他の理由により、相互接続部の密度が高い新しい基板技術が求められている。
発明の概要
本発明により解決される集積回路の実装に関する上記及び他の問題は、以下の説明を読んで理解すれば明らかになるであろう。
１つの実施例において、集積回路パッケージは、集積回路のダイと、有機多層基板と、Ｔ字形導電ピンとより成る。有機多層基板は、絶縁基体層と、絶縁基体層の上部及び下部上にそれぞれ形成された第１の導体層、第１の絶縁層及び第２の導体層とより成る。Ｔ字形導電ピンは、基板の下部上の最も外側の導体層にはんだ付けされている。
別の実施例において、マイクロプロセッサーパッケージは、マイクロプロセッサーのダイと、有機多層基板と、Ｔ字形導電ピンとより成る。有機多層基板は、絶縁基体層と、絶縁基体層の上部及び下部上に形成された第１の導体層と、第１の導体層上に形成された第１の絶縁層と、第１の絶縁層上に形成された第２の導体層と、第２の導体層上に形成された第２の絶縁層と、第２の絶縁層上に形成された第３の導体層とより成る。かくして、有機多層基板は少なくとも１１個の層より成り、そのうち６個の層は導電材料より形成されている。Ｔ字形導電ピンは、基板の下部上の第３の導体層にはんだ付けされている。
さらに別の実施例として、集積回路基板を製造する方法が提供される。この方法は、絶縁基体層上に第１の導体層を形成し、第１の導体層上に第１の絶縁層を形成し、レーザーにより内部の第１の絶縁層に第１のビアを形成して第１の導体層を露出させ、内部の第１の絶縁層上に第２の導体層を形成するステップより成る。第２の導体層は、第１のビアの内側表面を被覆することにより、第１の絶縁層を介する導電パスを形成する。
本発明の以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範囲から逸脱することなく論理的、機械的及び電気的な設計変更を行うことができる。従って、以下の詳細の説明は限定的な意味でとらえるべきでなく、本発明の範囲は頭書の特許請求の範囲によってのみ決定される。
図１は、集積回路パッケージ１００の単純化した斜視図である。このパッケージは、少なくとも１つの集積回路のダイ１０２と、基板１０４とを有する。基板は、下方に延びて外部回路との電気的接続を可能にする導電ピン１０６を有する。図示のパッケージは、以下に詳述する特徴を有する。特に、ここで説明する相互接続用ピンは、相互接続用ピンが基板に挿入されるパッケージと比較すると、導体に大きな延伸空間を与える。
図２は、本発明の一実施例の部分断面図である。基板１０４は、共通構造を形成する複数の層より成る。一実施例において、基板は、有機絶縁基体層１１０を有する。この絶縁基体層の上部の上には、銅のような導電材料の導体層１１２がある。導体層１１２は、絶縁材料より成る内部の第１の絶縁層１１４により覆われている。第２の導体層１１６は、内部の第１の絶縁層１１４の上部に設けられる。絶縁材料より成る内部の第２の絶縁層１１８は、第２の導体層１１６の上部の上に形成され、第３の導体層１２０により覆われている。第３の導体層は、はんだの配置を制御するために、はんだマスク１２２により覆われた外部の層でもよい。同様の導体−絶縁−導体−絶縁−導体層は、絶縁基体層１１０の下部にも形成される。
導体層は、導電トレースまたはパスを形成するようにパターン化されている。絶縁基体層を介する多数の導体層の相互接続は、メッキ通孔（ＰＴＨ）１２４を通して行う。一実施例において、このメッキ通孔の形成は、ドリルまたはレーザーにより基体層、第１の導体層及び第１の絶縁層を穿孔して行う。これらの通孔には、第２の導体層１１６を形成する際、導電材料によりメッキを施す。第１、第２及び第３の導体層間には、メッキした別のビア１２６を設けることができる。メッキ通孔及びビアは共に、パッケージの導体の延伸を容易にするために使用する。
伝統的に、光リソグラフィは、基板へのビアの形成に利用可能である。光リソグラフィプロセスを使用すると、最終的に基板へ高密度の相互接続部の形成を不可能にする２つの問題点が発生する。その第１は、ビアサイズの制約である。市販の感光性材料は、小さなビアサイズとなると、限られた分解能しか有しない。第２の制約は、感光性材料の機械的性質、湿分吸収、及び誘電定数の組み合わせにある。本発明では、レーザーを用いてビアを形成することにより、従来技術の問題点を克服する。
レーザー法は、１０マイクロメートルまたはそれ以下の直径のビアを形成することができる。これとは対照的に、光リソグラフィ材料は、５０−６０マイクロメートルのビアが限界である。さらに、レーザー法は、スキップビアの形成を可能にする。スキップビアは、図４に示すように、第３の層により分離された２つの導電層の接続に使用する。スキップビア１７４は、導電層１１２と、１２０とを、中間の導電層１１６をスキップしながら接続する。導電層１１６は、その層と、ビアとの間の電気的接触を阻止するためにスキップビアの箇所に形成したクリアランス領域を有する。このようにして、スキップビアを、密度の高い導体の延伸を可能にし、空間を節約し、ループインダクタンスを減少させるために使用することができる。さらに、絶縁材料の選択肢に非感光性の絶縁材料を加えることができる。光リソグラフィによりパッケージに使用する絶縁材料よりも安価な幾つかの絶縁材料を使用することができる。
製造時、第１の導電層１１２を、絶縁基体層１１０上に形成する。この製造プロセスは、供給者が実施することが可能である。こうすると、導体層を予め形成した絶縁基体層を供給することができる。第１の導体層は、所望の相互接続部またはトレースを形成するようにパターン化される。その後、内部の第１の絶縁層１１４をパターン化された第１の導体層上に形成する。次いで、メッキ通孔１２４のためのビアを形成する。これらのビアは、機械的な穿孔またはレーザーカッティングの何れかにより形成可能である。その後、第２の導体層１１６を基板の両側に形成する。これらの層を形成する際、ビアの内側表面を被覆し、基板を貫通する導電パスを得る。メッキされたビアの内部のコアには、あとで、エポキシまたは他の同様な材料を充填する。充填材料は、絶縁性または導電性材料の何れかである。第２の導電層上に、導電材料より成る第２の被覆を形成する。即ち、第２の付着プロセスにより、第２の導体層の厚さを増加させ、メッキ通孔の端部を被覆する。メッキ通孔の端部を被覆すると、後述するように、第２のビア１２６の形成が可能になる。その後、第２の導体層をパターン化して、選択されたトレースを形成する。
次いで、第２の絶縁層１１８を第２の導電層の上に形成し、第３の導電層１２０を形成する。小さなビア１２６を、レーザーにより第２の絶縁層及び第３の導電層に形成して、第２の導電層を露出させる。同様に、その下の第１の導電層を露出させるためにビアを形成することができる。図３を参照して、ビア１７０はビア１２６と積重状であり、ビア１７２は、第１と、第２の導電層の間に位置する。ビアを被覆して導電パスを形成するために二次的なメッキ操作を行う。その後、第３の層をパターン化する。
メッキ通孔の端部を被覆すると、第２のビアを、メッキ通孔と実質的に直線上に並べることが可能になる。このようにビアを積み重ねることにより、導体延伸の複雑さが減少する。
上述した絶縁層と導体層とのサンドイッチ構造は、基板の１つの実施例であるが、他の積層基板も可能である。例えば、絶縁基体層に関して非対称の基板を提供することもできる。
一実施例において、絶縁基体層１１０はガラス補強材料より成る。中間の第１及び第２の絶縁層は、エポキシ樹脂の２つの層により形成してもよい。
導電性の相互接続用ピン１３０は、基板１０４の下部１３２に固着する。図示のように、これらのピンはＴ字形で、平坦な頭部１３４を有する。これらのピンは、１つの実施例では、はんだ材料により第３の導体層１２０に固着する。１つの実施例では、このはんだはＰｂＳｎ合金より成る。しかしながら、ＰｂＳｎ、ＡｇＳｎまたはＳｂＳｎ合金のような他の異なる合金でもよく、それらに限定されない。この構成は、より伝統的なピン固着法とは異なる。例えば、ピンを基板にろう付けしたセラミック基板が提供されている。また、典型的な有機多層基板は、ピンを受容するために基板に孔を穿孔したものである。即ち、ピンを孔に挿入し、導電層に固着する。本発明の基板は、有機基板が多数の導電層を有し、ピンを外側の導電層にはんだ付けした点が異なる。上述したように、本発明の相互接続用ピンは、相互接続用ピンを基板に挿入するパッケージと比較すると大きな導体延伸空間を与える。
別の実施例において、ＳｎＡｇ共晶はんだをピンの接合の用いることができる。さらに別の実施例では、ＳｎＳｂはんだを選択できることが研究により判明している。
上述した特徴に加えて、外側の導電層１２０上に設けたパッドに減結合キャパシタ１５０を付加することが可能である（図２でが、キャパシタの電気的接続は図示しない）。これらのキャパシタは、コネクタピン間に位置して、集積回路に過渡的電荷に対する保護を与える。伝統的なパッケージでは、キャパシタを基板のピン側に配置しない。しかしながら、ピン装着用のパッドを設けることにより、パッケージのピン側のキャパシタまたは他のコンポーネントのためのはんだパッドを設けることができる。
上述したように、集積回路のダイ１０２は、フリップチップ法により基板１０４の上に固着する。このダイは任意タイプの回路でよいが、１つの実施例では、マイクロプロセッサー回路である。当業者に知られているように、ダイを裏返しにして、基板上のボンディングパッド又ははんだバンプのパターンに整列させる。ダイの上のはんだバンプを接合して、ダイと、基板との間に一連のはんだコラムを形成するために、リフロー操作を実施する。はんだコラムは、Ｉ／Ｏ信号を伝送する、ダイのＩＣと、基板との間の導電接続部またはリードとして働く。
結論
有機多層基板を有する集積回路パッケージが提供される。基板は、隔離された導電層間に設けた導電性ビアを有する。これらのビアは、導電層を分離する絶縁層を貫通するようにレーザーを用い、また、内部のコア層を接続するように機械式ドリルを用いて形成する。Ｔ字形ピンより成る外部への相互接続部は、集積回路パッケージの基板にはんだ付けする。集積回路は、フリップチップ法により基板に固着可能である。
特定の実施例を図示説明したが、当業者は、特定の実施例の代わりに同一目的を達成する任意の構成を使用できることが分かるであろう。本願は、本発明の任意の変形例又は設計変更を包含するものと意図されている。従って、本発明は、特許請求の範囲及びその均等物によってのみ限定されることが明らかである。
図１は、本発明の集積回路パッケージの斜視図である。 図２は、図１の集積回路パッケージの一実施例の断面図である。 図３は、図１の集積回路パッケージの別の実施例の断面図である。 図４は、図１の集積回路パッケージの別の実施例の断面図である。

Claims (3)

  1. 集積回路基板を形成する方法であって、
    絶縁基板層の上に第１の導電層を形成し、
    第１の導電層の上に内部の第１の絶縁層を形成し、
    レーザーを用いて内部の第１の絶縁層に第１のビアを形成することにより、第１の導電層を露出させ、
    第１の内部の絶縁層の上に第２の導電層を形成して、この第２の導電層が第１のビアの内側表面を覆い、内部の第１の絶縁層を通る導電パスが形成されるようにするステップより成る集積回路基板の形成方法。
  2. 第２の導電層の上に内部の第２の絶縁層を形成し、
    レーザーを用いて内部の第２の絶縁層に第２のビアを形成することにより、第２の導電層を露出させ、
    内部の第２の絶縁層に第３の導電層を形成して、この第３の導電層が第２のビアの内側表面を覆い、内部の第２の絶縁層を通る導電パスが形成されるようにするステップをさらに含む請求項１の方法。
  3. 第１及び第２のビアは実質的に整列関係にある請求項２の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771359B1 (ko) 2006-10-31 2007-10-29 삼성전기주식회사 코어 스티프너를 구비한 기판

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6690580B1 (en) * 2002-03-07 2004-02-10 Amd, Inc. Integrated circuit structure with dielectric islands in metallized regions
US20040107569A1 (en) * 2002-12-05 2004-06-10 John Guzek Metal core substrate packaging
US7132743B2 (en) * 2003-12-23 2006-11-07 Intel Corporation Integrated circuit package substrate having a thin film capacitor structure
US7492570B2 (en) * 2005-04-13 2009-02-17 Kabushiki Kaisha Toshiba Systems and methods for reducing simultaneous switching noise in an integrated circuit
US20060261924A1 (en) * 2005-05-20 2006-11-23 Swenson Edward J Method of forming passive electronic components on a substrate by direct write technique using shaped uniform laser beam
US8637987B2 (en) 2011-08-09 2014-01-28 Micron Technology, Inc. Semiconductor assemblies with multi-level substrates and associated methods of manufacturing
US9257276B2 (en) 2011-12-31 2016-02-09 Intel Corporation Organic thin film passivation of metal interconnections
US9368437B2 (en) 2011-12-31 2016-06-14 Intel Corporation High density package interconnects
US10485111B2 (en) 2017-07-12 2019-11-19 Globalfoundries Inc. Via and skip via structures
US10199261B1 (en) 2017-07-19 2019-02-05 Globalfoundries Inc. Via and skip via structures
US10586012B2 (en) * 2018-04-25 2020-03-10 International Business Machines Corporation Semiconductor process modeling to enable skip via in place and route flow
US10978388B2 (en) 2018-10-08 2021-04-13 International Business Machines Corporation Skip via for metal interconnects
CN114285387B (zh) * 2021-12-09 2023-05-09 电子科技大学 一种小型lc滤波器及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4634041A (en) 1984-06-29 1987-01-06 International Business Machines Corporation Process for bonding current carrying elements to a substrate in an electronic system, and structures thereof
JPH0634452B2 (ja) * 1985-08-05 1994-05-02 株式会社日立製作所 セラミツクス回路基板
JPS62287658A (ja) * 1986-06-06 1987-12-14 Hitachi Ltd セラミックス多層回路板
US4970570A (en) 1986-10-28 1990-11-13 International Business Machines Corporation Use of tapered head pin design to improve the stress distribution in the braze joint
JPH02260599A (ja) 1989-03-31 1990-10-23 Mitsumi Electric Co Ltd 多層基板の製造法
US5175609A (en) 1991-04-10 1992-12-29 International Business Machines Corporation Structure and method for corrosion and stress-resistant interconnecting metallurgy
US6077725A (en) 1992-09-03 2000-06-20 Lucent Technologies Inc Method for assembling multichip modules
JP2716336B2 (ja) 1993-03-10 1998-02-18 日本電気株式会社 集積回路装置
US5397598A (en) 1993-11-12 1995-03-14 International Business Machines Corporation Method for selectively coating a member having a shank by masking a portion of the shank with a washer
JPH08181450A (ja) 1994-12-22 1996-07-12 Hitachi Ltd 電子回路基板とその製造方法
US5718367A (en) 1995-11-21 1998-02-17 International Business Machines Corporation Mold transfer apparatus and method
TW331698B (en) * 1996-06-18 1998-05-11 Hitachi Chemical Co Ltd Multi-layered printed circuit board
EP1397031A3 (en) 1996-09-12 2005-01-19 Ibiden Co., Ltd. Circuit board for mounting electronic parts
JP3235490B2 (ja) 1996-11-13 2001-12-04 日立エーアイシー株式会社 多層プリント配線板の製造方法
JP2994295B2 (ja) 1997-01-14 1999-12-27 日本アビオニクス株式会社 ビルドアッププリント配線板およびその製造方法
US5786238A (en) * 1997-02-13 1998-07-28 Generyal Dynamics Information Systems, Inc. Laminated multilayer substrates
JP3340350B2 (ja) 1997-04-18 2002-11-05 富士通株式会社 薄膜多層基板及び電子装置
US6136623A (en) * 1998-05-06 2000-10-24 Xerox Corporation Multiple wavelength laser arrays by flip-chip bonding

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771359B1 (ko) 2006-10-31 2007-10-29 삼성전기주식회사 코어 스티프너를 구비한 기판

Also Published As

Publication number Publication date
EP1240667A2 (en) 2002-09-18
JP2003515955A (ja) 2003-05-07
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ATE412974T1 (de) 2008-11-15
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HK1046470B (zh) 2009-04-09
KR20060100479A (ko) 2006-09-20

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