JP2000260893A - 半導体パッケージおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高密度な半導体素子の搭載を可能とし、製造
コストを低減する半導体パッケージを提供する。 【解決手段】 半導体素子をＴＡＢテープ１０上に搭載
し、主としてＴＡＢテープ１０の配線１２で信号配線を
取回すようにしており、コア基板２０の配線層２２は、
基本的には電源層および接地層を構成している。このた
め、パッケージの構成を簡単なものとしており、これに
より、製造コストを低減することができる。さらに、Ｔ
ＡＢテープ１０とコア基板２０とを別々に作製し、その
後両者を電気的および機械的に接続することにより、設
計の自由度が広がり、パッケージサイズを小さくするこ
とができる。さらにまた、ＴＡＢテープ１０の配線１２
を高密度にすることができるので、入出力信号数の多い
半導体素子と多端子、狭ピッチで接続し、パッケージサ
イズを小型にすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体パッケージ
およびその製造方法に関し、特にプリント配線板上に半
導体素子を搭載するようにした半導体パッケージおよび
その製造方法に関する。

【０００２】

【従来の技術】半導体装置において、ＩＣチップやＬＳ
Ｉチップ等の半導体素子は、半導体パッケージに設けら
れた半導体素子搭載部に搭載されて実用に供されてい
る。樹脂モールドパッケージはセラミック製の半導体パ
ッケージに比べて製造コストが安価であり、特にリード
フレームを用いずにプリント配線板上に半導体素子を搭
載し、プリント配線板の電極部に取付けたはんだボール
等でマザーボードに接続するようにしたＢＧＡ(Ball Gr
id Array) パッケージが注目されている。ＢＧＡパッケ
ージは、ＱＦＰ(Quad Flat Package) 等のリードフレー
ムを用いたパッケージに比べて、リードを面的にとる
ため多ピン化が可能である。リードピッチが大きく、
マウンタ等の精度が甘くてもよいので、製造歩留りが向
上する。製造コストが比較的安価である等の長所を有
している。

【０００３】従来のＢＧＡパッケージは、半導体素子が
プリント配線板の上部に搭載され、ボンディングワイ
ヤ、プリント配線板の配線、プリント配線板の周辺に設
けたスルーホール、プリント配線板の下部の電極部等を
介してはんだボール等に半導体素子の電極部が電気的に
接続されており、半導体素子搭載後にモールド樹脂で封
止されている。

【０００４】

【発明が解決しようとする課題】ところが上記のＢＧＡ
パッケージにおいては、積層板を積層してめっきスルー
ホールで導体パターンの層間接続を行うスルーホール基
板構造をプリント配線板として用いているので、導体パ
ターンの微細化が困難であるとともに、導体パターンの
層間接続のためには積層した全ての積層板を貫通するス
ルーホールを設ければならない。このため、配線密度を
高めることができず、その結果、半導体装置の小型化が
困難であるという問題があった。

【０００５】そこで、プリント配線板として、ビルドア
ップ基板と称される構造のものがある。このビルドアッ
プ基板は、例えば図５に示すように、積層板等からなる
コア基板１の上に、導体パターン２と感光性樹脂からな
る絶縁層３とをビア４を形成しながら交互に積み上げる
方法（ビルドアップ法）で形成し、ビア４で導体パター
ン２の層間接続を行うものである。なお、スルーホール
５はコア基板１に形成されている。

【０００６】上記のように、プリント配線板としてビル
ドアップ基板を使用すると、導体パターンの微細化が可
能であるとともに、各絶縁層ごとに形成するビアで導体
パターンの層間接続がなされるため、スルーホール基板
の場合より配線密度を高めることができ、したがって半
導体装置の小型化が容易である。

【０００７】ところで、プリント配線板としてビルドア
ップ基板を用いた半導体装置においては、コア基板の両
面に導体パターンと絶縁層とを交互に積み上げて形成
し、配線の高密度化を達成している。コア基板の片面に
のみ導体パターンと絶縁層とを交互に積み上げて形成し
たのでは、プリント配線板に反りが発生するため、実際
に製造することは困難であった。

【０００８】コア基板の両面に導体パターンと絶縁層と
を交互に積み上げて形成した場合、プリント配線板の半
導体素子搭載側の面は半導体素子の入出力部のピッチを
広げるため高密度配線が必要であるが、しかし、プリン
ト配線板の反半導体素子搭載側の面は電源層や接地層等
の低密度配線層が形成されており、プリント配線板の半
導体素子搭載側の面と反半導体素子搭載側の面とで配線
密度に大きな差があった。したがって、高密度配線が必
要でないプリント配線板の反半導体素子搭載側の面にま
で、導体パターンと絶縁層とを交互に積み上げて形成し
ているため、製造コストが増大するという問題があっ
た。

【０００９】本発明は、このような問題を解決するため
になされたものであり、高密度な半導体素子の搭載を可
能とし、製造コストを低減する半導体パッケージを提供
することを目的とする。本発明の他の目的は、設計の自
由度が広く、パッケージサイズを小さくすることが可能
な半導体パッケージおよびその製造方法を提供すること
にある。

【００１０】

【課題を解決するための手段】本発明の請求項１記載の
半導体パッケージによると、プリント配線板は、半導体
素子を搭載するための半導体素子搭載部と、半導体素子
と電気的に接続される配線とを有しており、配線基板
は、プリント配線板の反半導体素子搭載側に設けられ、
電源層および／または接地層となる配線層を有してい
る。このため、プリント配線板に高密度配線を形成し、
配線基板に電源層や接地層等の低密度配線層を形成して
いるので、プリント配線板と配線基板とを電気的および
機械的に接続することにより、パッケージの構成を簡単
なものとすることができる。したがって、製造コストを
低減することができる。

【００１１】さらに、プリント配線板と配線基板とを別
々に作製し、その後両者を電気的および機械的に接続す
ることにより、設計の自由度が広がり、パッケージサイ
ズを小さくすることができる。

【００１２】本発明の請求項２記載の半導体パッケージ
によると、プリント配線板は絶縁性フィルムを有するフ
ィルム状基板であるので、例えば絶縁性樹脂フィルムの
片面あるいは両面に配線が形成されたＴＡＢ(Tape Auto
mated Bonding)テープをプリント配線板として用いるこ
とにより、配線を高密度にすることができる。したがっ
て、入出力信号数の多い半導体素子と多端子、狭ピッチ
で接続することが可能であるので、高密度な半導体素子
を搭載することができる。

【００１３】絶縁性フィルムとしては、ポリイミド、エ
ポキシ樹脂、ポリアミド等のプラスチックフィルム、あ
るいはポリイミド、エポキシ樹脂、ポリアミド等のプラ
スチックをガラス不織布等の基材に含浸・硬化したもの
などを使用することができる。

【００１４】絶縁性樹脂フィルムの片面あるいは両面に
配線を形成するには、銅（Ｃｕ）や銅合金等の箔をエッ
チングする方法、所定の箇所にＣｕめっきを施す方法、
ならびにそれらを併用する方法などを使用することがで
きる。

【００１５】プリント配線板の配線間の電気的な接続
は、導電性ビアホールにドリルをかけるかレーザ照射し
て不要物を除去した後めっきすることにより行うことが
できる。配線の露出部分にニッケル（Ｎｉ）、金（Ａ
ｕ）等のめっきを施すことにより電極部を形成すること
ができる。

【００１６】半導体素子とプリント配線板の配線層との
電気的な接続は、ワイヤボンディング、フリップチッ
プ、ＴＡＢ等により行うことができる。

【００１７】配線基板としては、耐熱性のある樹脂製フ
ィルムまたは薄い積層板を基材として用いることができ
る。フィルムの材料としては、例えばポリイミド、ポリ
エステル、ポリアミド、ポリエーテルエーテルケトン等
の樹脂とするのが好ましく、積層板の樹脂としては、エ
ポキシ、ポリイミド、ビスマレイミドトリアジン（Ｂ
Ｔ）等とするのが好ましい。配線は、Ｃｕ等の薄層のフ
ォトリソグラフィ、エッチング、酸化処理等により形成
することができる。積層板はガラス等を補強板としてエ
ポキシ等で積層することが可能である。積層板の配線間
の電気的な接続は、導電性ビアホールやＣｕ等のめっき
を施したスルーホールにドリルをかけるかレーザ照射し
て不要物を除去した後めっきすることにより行うことが
できる。配線の露出部分にＮｉ、Ａｕ等のめっきを施す
ことにより電極部を形成することができる。

【００１８】本発明の請求項３記載の半導体パッケージ
によると、プリント配線板と配線基板との間に設けられ
る接続部は、プリント配線板と配線基板とを接合し、プ
リント配線板の配線の一部と配線基板の配線層とを電気
的に接続する。このため、接続部として導電性接着剤や
はんだボール等を用いることにより、プリント配線板と
配線基板との接合と、プリント配線板の配線の一部と配
線基板の配線層との電気的な接続を同時に行うことがで
きる。したがって、簡単な構成で製造コストを低減する
ことができる。

【００１９】導電性接着剤としては、例えば熱硬化性の
樹脂内に導電性の微小な粒子を分散させてシート状にし
た異方性導電シートや、ペースト状にした異方性導電ペ
ーストを用いることができる。また、はんだボールとし
ては、例えば鉛錫共晶はんだ、金錫共晶はんだ等の材料
を用いることができる。

【００２０】本発明の請求項４記載の半導体パッケージ
の製造方法によると、半導体素子を搭載するための半導
体素子搭載部を有するプリント配線板に半導体素子と電
気的に接続される配線を形成し、電源層および／または
接地層となる配線層を配線基板に形成し、配線を形成し
たプリント配線板と、配線層を形成した配線基板とを接
合し、プリント配線板の配線の一部と配線基板の配線層
とを電気的に接続する。

【００２１】したがって、プリント配線板と配線基板と
を別々に作製し、その後両者を電気的および機械的に接
続することにより、設計の自由度が広がり、パッケージ
サイズを小さくすることができる。

【００２２】

【発明の実施の形態】以下、本発明の複数の実施例を図
面に基づいて説明する。 （第１実施例）フリップチップ構造の半導体素子を搭載
するようにした半導体パッケージに本発明を適用した第
１実施例について、図１〜図３を用いて説明する。

【００２３】図１に示すように、半導体パッケージ１０
０は、プリント配線板としてのＴＡＢテープ１０と、配
線基板としてのコア基板２０と、接続部としてのはんだ
ボール３０とから構成される。

【００２４】ＴＡＢテープ１０は、例えばポリイミド樹
脂フィルム等の絶縁樹脂フィルムからなるテープキャリ
ア１１に例えばＣｕ箔からなる配線１２を形成したもの
であり、図示しない半導体素子の電極パッドと電気的お
よび機械的に接続されるはんだバンプ１３を有してい
る。このはんだバンプ１３が設けられているＴＡＢテー
プ１０の上面は半導体素子搭載部を構成している。配線
１２は、はんだバンプ１３を介して図示しない半導体素
子の信号配線等と電気的に接続されている。したがっ
て、半導体素子の信号配線等は配線１２により取回され
ている。配線１２の表面にははんだレジストとしてポリ
イミドコート１４が施されており、配線１２の露出部分
にＮｉ、Ａｕ等のめっきが施されている。ＴＡＢテープ
１０の下面であって、コア基板２０側の配線１２に電極
部１５が形成されている。

【００２５】コア基板２０は、例えばＢＴ等の絶縁層２
１と、配線層としてのＣｕ等の配線層２２とをエポキシ
樹脂等で積層した薄い積層板からなり、Ｃｕ等をめっき
したスルーホール２３を有している。配線層２２は、基
本的に電源層および接地層を構成するものであって、配
線層２２の表面にははんだレジストとしてポリイミドコ
ート２４が施されており、配線層２２の露出部分にＮ
ｉ、Ａｕ等のめっきが施されている。コア基板２０の上
面であって、ＴＡＢテープ側の配線層２２に電極部２５
が形成されており、コア基板２０の下面であって、反Ｔ
ＡＢテープ側の配線層２２に電極部２６が形成されてい
る。

【００２６】ＴＡＢテープ１０とコア基板２０との間に
ははんだボール３０が設けられている。はんだボール３
０は、ＴＡＢテープ１０の電極部１５の一部とコア基板
２０の電極部２５とを電気的および機械的に接続してい
る。したがって、はんだボール３０は、ＴＡＢテープ１
０とコア基板２０とを接合しており、ＴＡＢテープ１０
の配線１２の一部とコア基板２０の配線層２２とを電気
的に接続している。また、ＴＡＢテープ１０とコア基板
２０との間にはエポキシ等の樹脂４０が充填されてい
る。

【００２７】上記の構成により、半導体素子の信号配線
は、基本的にＴＡＢテープ１０の配線１２により取回さ
れているが、信号配線の一部をコア基板２０の配線層２
２により取回すことも可能である。そして、電極部２５
を介して図示しないはんだボールや導電性接着剤等によ
りマザーボードとしての図示しないＰＣＢ(Print Circu
it Board) 等に接続可能としている。

【００２８】次に、図１に示す半導体パッケージ１００
の製造方法について説明する。まず、ＴＡＢテープ１０
の作製方法について述べる。 (1) 図２（Ａ）および（Ｂ）に示すように、ポリイミド
樹脂フィルム等の絶縁樹脂フィルムからなるテープキャ
リア１１１の両面にＣｕ箔１１２を貼り合せたＴＡＢテ
ープ用フィルムを公知のフォトリソグラフ工程およびエ
ッチング工程に投入し、上面の不要なＣｕ箔を除去す
る。

【００２９】(2) 図２（Ｃ）に示すように、上面の不要
なＣｕ箔を除去したＴＡＢテープ用フィルムに穴部１１
３を形成し、樹脂残さを除去してテープキャリア１１を
作製する。

【００３０】(3) 図２（Ｄ）に示すように、テープキャ
リア１１を作製したＴＡＢテープ用フィルムに無電解Ｃ
ｕめっき、電解Ｃｕめっきを施してＣｕによる導通路１
１４を形成する。

【００３１】(4) 図２（Ｅ）に示すように、導通路１１
４を形成したＴＡＢテープ用フィルムを再びフォトリソ
グラフ工程およびエッチング工程に投入し、パターン形
成を行って配線１２を形成する。

【００３２】(5) 図２（Ｆ）および（Ｇ）に示すよう
に、配線１２の表面にポリイミドコート１４を施し、配
線１２の露出部分にＮｉ、Ａｕ等のめっきを施して下面
に電極部１５を形成する。

【００３３】(6) 図２（Ｈ）に示すように、電極部１５
を形成したＴＡＢテープ用フィルムの上面の穴部にはん
だバンプ１３を設けることにより、ＴＡＢテープ１０が
作製される。

【００３４】次に、コア基板２０の作製方法について述
べる。 (7) 図３に示すように、例えばＢＴ等の絶縁層２１と、
Ｃｕ等の配線層２２とをエポキシ樹脂等で積層し、Ｃｕ
等のめっきを施したスルーホール２３を形成し、配線層
２２の表面にポリイミドコート２４を施し、配線層２２
の露出部分にＮｉ、Ａｕ等のめっきを施すことにより電
極部２５および２６を形成してコア基板２０を作製す
る。

【００３５】次に、上記の(1)〜(6)の工程で作製したＴ
ＡＢテープ１０と、上記の(7)の工程で作製したコア基
板２０とを、図１に示すように、はんだボール３０を用
いて接合する。このとき、はんだボール３０は、ＴＡＢ
テープ１０の電極部１５の一部とコア基板２０の電極部
２５とを電気的および機械的に接続している。したがっ
て、はんだボール３０は、ＴＡＢテープ１０とコア基板
２０とを接合しており、ＴＡＢテープ１０の配線１２の
一部とコア基板２０の配線層２２とを電気的に接続して
いる。そして、ＴＡＢテープ１０とコア基板２０との間
にエポキシ等の樹脂４０を充填する。

【００３６】このようにして作製された半導体パッケー
ジ１００は、半導体素子をＴＡＢテープ１０上に搭載
し、主としてＴＡＢテープ１０の配線１２で信号配線を
取回すようにしており、コア基板２０の配線層２２は、
基本的に電源層および接地層を構成している。したがっ
て、パッケージの構成を簡単なものとしており、これに
より、製造コストを低減することができる。

【００３７】さらに、ＴＡＢテープ１０とコア基板２０
とを別々に作製し、その後両者を電気的および機械的に
接続することにより、設計の自由度が広がり、パッケー
ジサイズを小さくすることができる。

【００３８】さらにまた、ＴＡＢテープ１０の配線１２
を高密度にすることができるので、入出力信号数の多い
半導体素子と多端子、狭ピッチで接続し、パッケージサ
イズを小型にすることができる。すなわち、半導体素子
の入出力信号数の増加に対応させるとともに、パッケー
ジサイズを小型にすることが可能である。さらには、パ
ッケージサイズの小型化に伴って信号配線長を短くする
ことができ、またＴＡＢテープ１０においては配線材料
としてＣｕ等を使用することができるため、信号配線を
低抵抗化および低インダクタンス化することができる。
これらは動作周波数の高周波化が進められている半導体
素子に対して特に有効である。

【００３９】以上説明した本発明の第１実施例において
は、高密度な半導体素子の搭載を可能とし、製造コスト
を低減するともに、半導体装置の設計の自由度が広くな
り、かつパッケージサイズを小さくすることができる。

【００４０】上記第１実施例では、ＴＡＢテープ１０と
コア基板２０とをはんだボール３０を用いて接合した
が、本発明では、ＴＡＢテープとコア基板とを導電性接
着剤を用いて接合してもよい。

【００４１】また第１実施例では、ＢＴ等の絶縁層２１
とＣｕ等の配線層２２とをエポキシ樹脂等で積層した積
層板をコア基板２０に用いたが、本発明では、コア基板
はその材質および構成に限定されず、樹脂製フィルム等
を用いてもよい。

【００４２】（第２実施例）図２に示す第１実施例のＴ
ＡＢテープ１０の製造方法を変更した第２実施例につい
て、図４を用いて説明する。第１実施例と実質的に同一
部分に同一符号を付す。

【００４３】第２実施例のＴＡＢテープの作製方法につ
いて述べる。 (1) 図４（Ａ）および（Ｂ）に示すように、ポリイミド
樹脂フィルム等の絶縁樹脂フィルムからなるテープキャ
リア１１１の両面にＣｕ箔１１２を貼り合せたＴＡＢテ
ープ用フィルムを公知のフォトリソグラフ工程およびエ
ッチング工程に投入し、パターン形成を行って配線６２
を形成する。

【００４４】(2) 図４（Ｃ）に示すように、配線６２を
形成したＴＡＢテープ用フィルムに穴部１６３を形成
し、樹脂残さを除去してテープキャリア６１を作製す
る。 (3) 図４（Ｄ）および（Ｅ）に示すように、配線６２の
表面にポリイミドコート６４を施し、配線６２の露出部
分にＮｉ、Ａｕ等のめっきを施して下面に電極部６５を
形成する。

【００４５】(4) 図４（Ｆ）に示すように、電極部６５
を形成したＴＡＢテープ用フィルムの上面の穴部１６３
にはんだバンプ６３を設けることにより、ＴＡＢテープ
６０が作製される。

【００４６】上記の(1)〜(5)の工程で作製したＴＡＢテ
ープ６０と、第１実施例の(7)の工程で作製したコア基
板とを導電性接着剤やはんだボール等を用いて接合し、
半導体パッケージを作製する。

【００４７】第２実施例においても、半導体素子をＴＡ
Ｂテープ６０上に搭載し、主としてＴＡＢテープ６０の
配線６２で信号配線を取回すようにしており、コア基板
の配線層は、基本的に電源層および接地層を構成してい
る。したがって、パッケージの構成を簡単なものとして
おり、これにより、製造コストを低減することができ
る。

【００４８】さらに、ＴＡＢテープ６０とコア基板とを
別々に作製し、その後両者を電気的および機械的に接続
することにより、設計の自由度が広がり、パッケージサ
イズを小さくすることができる。

【００４９】さらにまた、ＴＡＢテープ６０の配線６２
を高密度にすることができるので、入出力信号数の多い
半導体素子と多端子、狭ピッチで接続し、パッケージサ
イズを小型にすることができる。

【００５０】以上説明した本発明の複数の実施例では、
１層構造のＴＡＢテープを備えた半導体パッケージに本
発明を適用したが、複数層構造のＴＡＢテープを備えた
半導体パッケージに本発明を適用可能なことはいうまで
もない。

【００５１】上記複数の実施例では、フリップチップ構
造の半導体素子を搭載するようにした半導体パッケージ
に本発明を適用したが、半導体素子とＴＡＢテープとの
ボンディングは、フリップチップに限らず、ワイヤボン
ディングやＴＡＢで行うようにしてもよい。

【図面の簡単な説明】

【図１】フリップチップ構造の半導体素子を搭載するよ
うにした半導体パッケージに本発明を適用した第１実施
例を示す模式的断面図である。

【図２】本発明の第１実施例による半導体パッケージの
製造方法を説明するためのものであって、ＴＡＢテープ
を示す模式的断面図である。

【図３】本発明の第１実施例による半導体パッケージの
製造方法を説明するためのものであって、コア基板を示
す模式的断面図である。

【図４】本発明の第２実施例による半導体パッケージの
製造方法を説明するためのものであって、ＴＡＢテープ
を示す模式的断面図である。

【図５】従来のビルドアップ基板を示す模式的断面図で
ある。

【符号の説明】 １０ ＴＡＢテープ（プリント配線板） １１ テープキャリア １２ 配線 １３ はんだバンプ １４ ポリイミドコート １５ 電極部 ２０ コア基板（配線基板） ２１ 絶縁層 ２２ 配線層 ２３ スルーホール ２４ ポリイミドコート ２５、２６ 電極部 ３０ はんだボール（接続部） ６０ ＴＡＢテープ（プリント配線板） ６１ テープキャリア ６２ 配線 ６３ はんだバンプ ６４ ポリイミドコート ６５ 電極部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体素子を搭載するための半導体素子
   搭載部、ならびに前記半導体素子と電気的に接続される
   配線を有するプリント配線板と、 前記プリント配線板の反半導体素子搭載側に設けられ、
   電源層および／または接地層となる配線層を有する配線
   基板と、 を備えることを特徴とする半導体パッケージ。
2. 【請求項２】 前記プリント配線板は、絶縁性フィルム
   を有するフィルム状基板であることを特徴とする請求項
   １記載の半導体パッケージ。
3. 【請求項３】 前記プリント配線板と前記配線基板との
   間に設けられて前記プリント配線板と前記配線基板とを
   接合し、前記プリント配線板の配線の一部と前記配線基
   板の配線層とを電気的に接続する接続部を備えることを
   特徴とする請求項１または２記載の半導体パッケージ。
4. 【請求項４】 半導体素子を搭載するための半導体素子
   搭載部を有するプリント配線板に前記半導体素子と電気
   的に接続される配線を形成する工程と、 電源層および／または接地層となる配線層を配線基板に
   形成する工程と、 配線を形成したプリント配線板と、配線層を形成した配
   線基板とを接合し、前記プリント配線板の配線の一部と
   前記配線基板の配線層とを電気的に接続する工程と、 を含むことを特徴とする半導体パッケージの製造方法。