JPH08274212A - 半導体装置 - Google Patents
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- JPH08274212A JPH08274212A JP7281395A JP7281395A JPH08274212A JP H08274212 A JPH08274212 A JP H08274212A JP 7281395 A JP7281395 A JP 7281395A JP 7281395 A JP7281395 A JP 7281395A JP H08274212 A JPH08274212 A JP H08274212A
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- Lead Frames For Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】外部端子接続レイアウトの異なる半導体装置の
共用化を図り、且つ半導体装置のグランド外部端子増加
によるグランドバウンスノイズを削減する。 【構成】半導体素子１の各電極端子は金属細線２を介し
て、それぞれ独立した各信号用（または電源用）ステッ
チ３ａまたは環状に設けられているグランド用ステッチ
３ｂに接続される構造となっており、前記電極端子を何
れのステッチに接続するかは任意に選択することができ
る。また、グランドとなる半導体素子１の電極端子は、
金属細線２を介して基板の環状のグランド用ステッチ３
ｂに接続され、更に基板内のスル−ホールを介して、下
層のグランドプレーン層に接続される。外部端子の近傍
にはグランドプレーン層に接続されるスルーホールが設
けられており、基板の外部端子取付け面において電気的
配線パターンを介して接続される。このような配線接続
により、外部端子はグランドとして機能する。
共用化を図り、且つ半導体装置のグランド外部端子増加
によるグランドバウンスノイズを削減する。 【構成】半導体素子１の各電極端子は金属細線２を介し
て、それぞれ独立した各信号用（または電源用）ステッ
チ３ａまたは環状に設けられているグランド用ステッチ
３ｂに接続される構造となっており、前記電極端子を何
れのステッチに接続するかは任意に選択することができ
る。また、グランドとなる半導体素子１の電極端子は、
金属細線２を介して基板の環状のグランド用ステッチ３
ｂに接続され、更に基板内のスル−ホールを介して、下
層のグランドプレーン層に接続される。外部端子の近傍
にはグランドプレーン層に接続されるスルーホールが設
けられており、基板の外部端子取付け面において電気的
配線パターンを介して接続される。このような配線接続
により、外部端子はグランドとして機能する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置においては、その１例
の半導体素子電気的接続部の平面図がが図５に示されて
おり、また当該半導体装置の信号外部端子の内部配線断
面図が図６に示されるように、任意の半導体素子１は、
金属細線２等の接続材料およびステッチ３およびスルー
ホール４等を含む１系統の独立した電気的配線パターン
を介して、信号用の外部端子９に接続されている。ま
た、半導体装置の電源端子は、電源プレーン層７を介し
て所定の位置に設けられており（図示されない）、グラ
ンド用外部端子も、グランドプレーン層５を介して所定
の固定された位置に特定数設けられる構造となっている
（図示されない）。従って、グランドバウンスノイズ対
策等のために、ユーザー側より、グランド用外部端子に
対する追加要求がある場合には、電気的配線の異なる全
く別の半導体装置に変更するか、または同一の半導体装
置において既に不要となっている信号用の外部端子、な
らびに当該信号用の外部端子に接続されている信号配線
をそのままグランド用として使用するかの何れか一方を
選択することが求められる。同一の半導体装置により対
応する後者の場合においては、グランド用として追加さ
れる信号配線の配線経路が、従来例における半導体装置
の基板内信号配線層の透視平面図である図７に示される
ように、独立した細い配線を介して図８の従来例におけ
る半導体装置の外部端子取付け平面図に示される外部端
子９に接続されている。
の半導体素子電気的接続部の平面図がが図５に示されて
おり、また当該半導体装置の信号外部端子の内部配線断
面図が図６に示されるように、任意の半導体素子１は、
金属細線２等の接続材料およびステッチ３およびスルー
ホール４等を含む１系統の独立した電気的配線パターン
を介して、信号用の外部端子９に接続されている。ま
た、半導体装置の電源端子は、電源プレーン層７を介し
て所定の位置に設けられており（図示されない）、グラ
ンド用外部端子も、グランドプレーン層５を介して所定
の固定された位置に特定数設けられる構造となっている
（図示されない）。従って、グランドバウンスノイズ対
策等のために、ユーザー側より、グランド用外部端子に
対する追加要求がある場合には、電気的配線の異なる全
く別の半導体装置に変更するか、または同一の半導体装
置において既に不要となっている信号用の外部端子、な
らびに当該信号用の外部端子に接続されている信号配線
をそのままグランド用として使用するかの何れか一方を
選択することが求められる。同一の半導体装置により対
応する後者の場合においては、グランド用として追加さ
れる信号配線の配線経路が、従来例における半導体装置
の基板内信号配線層の透視平面図である図７に示される
ように、独立した細い配線を介して図８の従来例におけ
る半導体装置の外部端子取付け平面図に示される外部端
子９に接続されている。
【０００３】なお、図７に示される信号配線図において
は、それぞれのステッチ３に接続される複数の電気的配
線パターン８の配置が示されているが、実際には、図６
の内部配線断面図に示されるように、この電気的配線パ
ターン８は上部絶縁基板により被覆されており、図７の
ように上部からは視認することはできないが、説明の都
合上、透視図として表示されている。これらの電気的配
線パターン８は、それぞれのステッチに対応して個々に
独立した細い配線経路を形成しており、その末端部にお
いて、図６に示されるように、スルーホール４を介して
外部端子９に接続されている。
は、それぞれのステッチ３に接続される複数の電気的配
線パターン８の配置が示されているが、実際には、図６
の内部配線断面図に示されるように、この電気的配線パ
ターン８は上部絶縁基板により被覆されており、図７の
ように上部からは視認することはできないが、説明の都
合上、透視図として表示されている。これらの電気的配
線パターン８は、それぞれのステッチに対応して個々に
独立した細い配線経路を形成しており、その末端部にお
いて、図６に示されるように、スルーホール４を介して
外部端子９に接続されている。
【０００４】この半導体装置におけるグランドバウンス
ノイズ（△Ｖ）は、一般に下記の（１）式により示され
ており、グランド配線のインダクタンス（Ｌ）に比例し
ている。このグランド配線のインダクタンス（Ｌ）をマ
クロ的に考えると、全グランド配線のトータル・インダ
クタンスそのものであり、下記の（２）式により求めら
れる。従って、前述した独立した細い配線、即ちインダ
クタンスの大きい配線をグランド配線として追加して
も、グランドバウンスノイズ低減に大きな期待を寄せる
ことはできない。
ノイズ（△Ｖ）は、一般に下記の（１）式により示され
ており、グランド配線のインダクタンス（Ｌ）に比例し
ている。このグランド配線のインダクタンス（Ｌ）をマ
クロ的に考えると、全グランド配線のトータル・インダ
クタンスそのものであり、下記の（２）式により求めら
れる。従って、前述した独立した細い配線、即ちインダ
クタンスの大きい配線をグランド配線として追加して
も、グランドバウンスノイズ低減に大きな期待を寄せる
ことはできない。
【０００５】
【０００６】
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
装置に対しては、グランドバウンスノイズ対策を目的と
したグランド用外部端子の追加要求が強まっており、多
くのユーザーに供給されている半導体装置の汎用品種に
ついては、上記の追加要求に対処するために、グランド
用外部端子の数またはその配置位置の異なる複数種類の
半導体装置を予め準備しておき、個別に追加要求に対応
している場合もあるというのが実状である。このよう
に、従来の半導体装置においては、ユーザー側の様々な
要求に対処することが極めて困難であるという欠点があ
る。
装置に対しては、グランドバウンスノイズ対策を目的と
したグランド用外部端子の追加要求が強まっており、多
くのユーザーに供給されている半導体装置の汎用品種に
ついては、上記の追加要求に対処するために、グランド
用外部端子の数またはその配置位置の異なる複数種類の
半導体装置を予め準備しておき、個別に追加要求に対応
している場合もあるというのが実状である。このよう
に、従来の半導体装置においては、ユーザー側の様々な
要求に対処することが極めて困難であるという欠点があ
る。
【０００８】また、上記の追加要求等に対応するため
に、ユーザーごとに個別に半導体装置を準備することが
必要となり、半導体装置製造上の資材管理面において多
大の工数を要するという欠点がある。
に、ユーザーごとに個別に半導体装置を準備することが
必要となり、半導体装置製造上の資材管理面において多
大の工数を要するという欠点がある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
外部と内部の半導体素子との間の電気的接続機能を有す
る外部端子として、前記半導体素子に対応するグランド
（接地）または信号等を対象とする電気的接続を任意に
選択することのできる外部端子を備え、当該外部端子に
含まれる任意の外部端子に、前記半導体素子との間に形
成される少なくとも２系統の異なる電気的配線を接続し
て構成される。
外部と内部の半導体素子との間の電気的接続機能を有す
る外部端子として、前記半導体素子に対応するグランド
（接地）または信号等を対象とする電気的接続を任意に
選択することのできる外部端子を備え、当該外部端子に
含まれる任意の外部端子に、前記半導体素子との間に形
成される少なくとも２系統の異なる電気的配線を接続し
て構成される。
【００１０】なお、前記半導体素子の周辺に配置される
信号配線用ステッチの内周に環状ステッチとしてレイア
ウトされ、前記半導体素子のグランド電極端子に接続さ
れるグランド配線用ステッチと、前記グランド配線用ス
テッチと所定のグランド用外部端子との間の電気的接続
経路上に、グランド配線用として機能するグランドプレ
ーン層と、前記グランドプレーン層と所定の信号用外部
端子との間を電気的に接続する配線パターンと、を少な
くとも備えることを特徴としてもよい。
信号配線用ステッチの内周に環状ステッチとしてレイア
ウトされ、前記半導体素子のグランド電極端子に接続さ
れるグランド配線用ステッチと、前記グランド配線用ス
テッチと所定のグランド用外部端子との間の電気的接続
経路上に、グランド配線用として機能するグランドプレ
ーン層と、前記グランドプレーン層と所定の信号用外部
端子との間を電気的に接続する配線パターンと、を少な
くとも備えることを特徴としてもよい。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は、半本発明の第１の実施例に含まれ
る半導体素子の電気的接続部平面図である。図１に示さ
れるように、本実施例における半導体素子１の各電極端
子は金属細線２等の電気的配線材料を介して、それぞれ
独立した各信号用（または電源用）ステッチ３ａまたは
環状に設けられているグランド（接地）用ステッチ３ｂ
に接続される構造となっており、前記電極端子を何れの
ステッチに接続するかは任意に選択することができる。
また、図２（ａ）、（ｂ）および（ｃ）は、本実施例に
おいて、任意の外部端子（Ａ）６の内部配線状態を示す
断面図である。
る半導体素子の電気的接続部平面図である。図１に示さ
れるように、本実施例における半導体素子１の各電極端
子は金属細線２等の電気的配線材料を介して、それぞれ
独立した各信号用（または電源用）ステッチ３ａまたは
環状に設けられているグランド（接地）用ステッチ３ｂ
に接続される構造となっており、前記電極端子を何れの
ステッチに接続するかは任意に選択することができる。
また、図２（ａ）、（ｂ）および（ｃ）は、本実施例に
おいて、任意の外部端子（Ａ）６の内部配線状態を示す
断面図である。
【００１３】図２（ａ）には、外部端子（Ａ）６をグラ
ンドとする場合の配線例が示されており、グランドとな
る半導体素子１の電極端子は、金属細線２を介して基板
の環状グランド用ステッチ３ｂに接続され、更に基板内
の電気的配線層間を接続するスル−ホール４ａを介し
て、下層の電気的配線層を形成するグランドプレーン層
５に接続されている。外部端子（Ａ）６の近傍には、グ
ランドプレーン層５と電気的に接続されているスルーホ
ール４ｃが設けられており、基板の外部端子取付け面に
おいて、外部端子（Ａ）６に電気的配線パターン８を介
して接続されている。このような配線接続により、外部
端子（Ａ）６をグランドとして機能させることができ
る。
ンドとする場合の配線例が示されており、グランドとな
る半導体素子１の電極端子は、金属細線２を介して基板
の環状グランド用ステッチ３ｂに接続され、更に基板内
の電気的配線層間を接続するスル−ホール４ａを介し
て、下層の電気的配線層を形成するグランドプレーン層
５に接続されている。外部端子（Ａ）６の近傍には、グ
ランドプレーン層５と電気的に接続されているスルーホ
ール４ｃが設けられており、基板の外部端子取付け面に
おいて、外部端子（Ａ）６に電気的配線パターン８を介
して接続されている。このような配線接続により、外部
端子（Ａ）６をグランドとして機能させることができ
る。
【００１４】また、図２（ｂ）には、外部端子（Ａ）６
を信号端子とする場合の配線例が示されており、半導体
素子１の信号の入出力に対応する電極端子は、金属細線
２を介して、基板のそれぞれ独立した信号用ステッチ３
ａに接続され、基板内の電気的配線層と外部端子（Ａ）
６との間を接続するスルーホール４ｂを介して外部端子
（Ａ）６に接続されている。同様に、図２（ｃ）には、
外部端子（Ａ）６を電源端子とする場合の配線例が示さ
れており、半導体素子１の電源入力に対応する電極端子
は、金属細線２を介して基板の電源用として独立してい
る信号用ステッチ３ａに接続され、信号用ステッチ３ａ
と基板内の電源プレーン層７との間を接続するスルーホ
ール４ｂを介して当該電源プレーン層７に接続されて、
基板内の電源プレーン層７と外部端子（Ａ）６とを接続
するスルーホールを介して外部端子（Ａ）６に接続され
ている。
を信号端子とする場合の配線例が示されており、半導体
素子１の信号の入出力に対応する電極端子は、金属細線
２を介して、基板のそれぞれ独立した信号用ステッチ３
ａに接続され、基板内の電気的配線層と外部端子（Ａ）
６との間を接続するスルーホール４ｂを介して外部端子
（Ａ）６に接続されている。同様に、図２（ｃ）には、
外部端子（Ａ）６を電源端子とする場合の配線例が示さ
れており、半導体素子１の電源入力に対応する電極端子
は、金属細線２を介して基板の電源用として独立してい
る信号用ステッチ３ａに接続され、信号用ステッチ３ａ
と基板内の電源プレーン層７との間を接続するスルーホ
ール４ｂを介して当該電源プレーン層７に接続されて、
基板内の電源プレーン層７と外部端子（Ａ）６とを接続
するスルーホールを介して外部端子（Ａ）６に接続され
ている。
【００１５】上記の図２（ｂ）および図２（ｃ）に示さ
れる配線状態においては、外部端子（Ａ）６は、他のグ
ランド用端子とグランドプレーン層５において電気的に
短絡されている状態となるため、これを回避するため
に、図３に示される半導体装置１の外部端子取付け面平
面図に示されるように、レーザー等により、グランドプ
レーン層５との接続を目的として設けられている電気的
配線パターン８を電気的に切断することにより、外部端
子（Ａ）６を信号用の外部端子または電源用の外部端子
として個別に機能するようにしている。図３において
は、外部端子（Ａ）６は、電気的配線パターン８を電気
的に切断された状態となっている。
れる配線状態においては、外部端子（Ａ）６は、他のグ
ランド用端子とグランドプレーン層５において電気的に
短絡されている状態となるため、これを回避するため
に、図３に示される半導体装置１の外部端子取付け面平
面図に示されるように、レーザー等により、グランドプ
レーン層５との接続を目的として設けられている電気的
配線パターン８を電気的に切断することにより、外部端
子（Ａ）６を信号用の外部端子または電源用の外部端子
として個別に機能するようにしている。図３において
は、外部端子（Ａ）６は、電気的配線パターン８を電気
的に切断された状態となっている。
【００１６】図４（ａ）、（ｂ）および（ｃ）は、本実
施例の基板内における各配線層の透視平面図であり、そ
れぞれ図４（ａ）はグランドプレーン層、図４（ｂ）は
信号配線層、図４（ｃ）は電源プレーン層に対応する透
視平面図である。なお、図４（ａ）に示されるグランド
プレーン層、および図４（ｃ）に示される電源プレーン
層は、全表面が上部絶縁基板材料により被覆されてお
り、これらの両プレーン層は、グランド配線または電源
配線におけるインダクタンスおよび導通抵抗の低減を主
目的として設けられている配線層であり、層面の全面が
配線パターンとして形成されている。
施例の基板内における各配線層の透視平面図であり、そ
れぞれ図４（ａ）はグランドプレーン層、図４（ｂ）は
信号配線層、図４（ｃ）は電源プレーン層に対応する透
視平面図である。なお、図４（ａ）に示されるグランド
プレーン層、および図４（ｃ）に示される電源プレーン
層は、全表面が上部絶縁基板材料により被覆されてお
り、これらの両プレーン層は、グランド配線または電源
配線におけるインダクタンスおよび導通抵抗の低減を主
目的として設けられている配線層であり、層面の全面が
配線パターンとして形成されている。
【００１７】上記のグランドプレーン層は、グランド配
線スルーホール部５ａにおいて、図２（ａ）の本実施例
の各外部端子に対応する内部配線断面図に示されるよう
に、スルーホール４ｃを介する構成により全グランド端
子（図２（ａ）においては、外部端子（Ａ）６として記
載されている。この場合には、外部端子（Ａ）６は、グ
ランド端子として機能している）と接続されており、全
グランド配線の共有配線経路を形成している。また、前
記電源プレーン層は、電源配線スルーホール部７ａ（図
４（ｃ）参照）において、図２（ｃ）の外部端子に対応
する内部配線断面図に示されるように、スルーホール４
ｄを介する構成により全電源端子（図２（ｃ）において
は、外部端子（Ａ）６として記載されている。この場合
には、外部端子（Ａ）６は、電源端子として機能してい
る）に接続されており、全電源配線の共有配線経路とし
て形成されている。また、図４（ｂ）に示される信号配
線図は、グランド用ステッチ３ｂの外周に設けられてい
る信号用ステッチ３ａより、外側の電気的配線パターン
８が、図２（ｂ）の各外部端子に対応する内部配線図に
示されるように、上部全絶縁基板材料により被覆されて
いる。この信号配線層の電気的配線パターンは、個々に
独立した細い配線経路として形成されており、その末端
部において、図２（ｂ）の内部配線断面図に示されるよ
うに、スルーホール４ｂを介して信号端子（図２（ｂ）
においては、外部端子（Ａ）６として記載されている。
この場合には、外部端子（Ａ）６は、信号端子として機
能している）に接続されている。
線スルーホール部５ａにおいて、図２（ａ）の本実施例
の各外部端子に対応する内部配線断面図に示されるよう
に、スルーホール４ｃを介する構成により全グランド端
子（図２（ａ）においては、外部端子（Ａ）６として記
載されている。この場合には、外部端子（Ａ）６は、グ
ランド端子として機能している）と接続されており、全
グランド配線の共有配線経路を形成している。また、前
記電源プレーン層は、電源配線スルーホール部７ａ（図
４（ｃ）参照）において、図２（ｃ）の外部端子に対応
する内部配線断面図に示されるように、スルーホール４
ｄを介する構成により全電源端子（図２（ｃ）において
は、外部端子（Ａ）６として記載されている。この場合
には、外部端子（Ａ）６は、電源端子として機能してい
る）に接続されており、全電源配線の共有配線経路とし
て形成されている。また、図４（ｂ）に示される信号配
線図は、グランド用ステッチ３ｂの外周に設けられてい
る信号用ステッチ３ａより、外側の電気的配線パターン
８が、図２（ｂ）の各外部端子に対応する内部配線図に
示されるように、上部全絶縁基板材料により被覆されて
いる。この信号配線層の電気的配線パターンは、個々に
独立した細い配線経路として形成されており、その末端
部において、図２（ｂ）の内部配線断面図に示されるよ
うに、スルーホール４ｂを介して信号端子（図２（ｂ）
においては、外部端子（Ａ）６として記載されている。
この場合には、外部端子（Ａ）６は、信号端子として機
能している）に接続されている。
【００１８】前述したように、従来例においては任意の
信号配線をグランド配線として使用しても、図４（ｂ）
に示される配線層における各信号配線経路が細いため、
図４（ａ）に示される全面配線のグランドプレーン層に
おけるインダクタンスに比較して非常に高くなるため
に、グランドバウンスノイズに対する低減効果は余り期
待することができない。しかしながら、本実施例におい
ては、グランドプレーン層５に接続される外部端子の配
置ならびに当該外部端子数の異なる複数のユーザーに対
する対応を可能とするために、グランド用外部端子とな
る可能性のある外部端子については、２系統の電気的配
線を施し、ユーザー指定に従ってグランド用とするか、
または信号用および電源用の何れかにするかの選択がで
きるように構成されている。また、前記２系統の電気的
配線においては、グランド配線については必ずグランド
プレーン層５に接続されており、グランド配線のインダ
クタンスが低くなるような状態に置かれている。これに
より、グランド用の外部端子の数を増すことによるグラ
ンドバウンスノイズ低減効果を著しく向上させることが
できる。
信号配線をグランド配線として使用しても、図４（ｂ）
に示される配線層における各信号配線経路が細いため、
図４（ａ）に示される全面配線のグランドプレーン層に
おけるインダクタンスに比較して非常に高くなるため
に、グランドバウンスノイズに対する低減効果は余り期
待することができない。しかしながら、本実施例におい
ては、グランドプレーン層５に接続される外部端子の配
置ならびに当該外部端子数の異なる複数のユーザーに対
する対応を可能とするために、グランド用外部端子とな
る可能性のある外部端子については、２系統の電気的配
線を施し、ユーザー指定に従ってグランド用とするか、
または信号用および電源用の何れかにするかの選択がで
きるように構成されている。また、前記２系統の電気的
配線においては、グランド配線については必ずグランド
プレーン層５に接続されており、グランド配線のインダ
クタンスが低くなるような状態に置かれている。これに
より、グランド用の外部端子の数を増すことによるグラ
ンドバウンスノイズ低減効果を著しく向上させることが
できる。
【００１９】
【発明の効果】以上説明したように、本発明は、半導体
装置の任意の外部端子に対する電気的接続を、信号入出
力用、電源供給用またはグランド用として、適宜選択し
て接続することができるようにすることにより、半導体
装置に対するグランド外部端子の配置位置およびその端
子数が異なる複数のユーザーの要求に対応して、当該半
導体装置の品種を著しく削減することができるという効
果がある。
装置の任意の外部端子に対する電気的接続を、信号入出
力用、電源供給用またはグランド用として、適宜選択し
て接続することができるようにすることにより、半導体
装置に対するグランド外部端子の配置位置およびその端
子数が異なる複数のユーザーの要求に対応して、当該半
導体装置の品種を著しく削減することができるという効
果がある。
【００２０】また、全てのグランド外部端子をグランド
プレーン層に接続することにより、グランドバウンスノ
イズ低減を目的としてグランド外部端子に追加される半
導体装置品種においても、当該ノイズが低減されるとい
う効果がある。
プレーン層に接続することにより、グランドバウンスノ
イズ低減を目的としてグランド外部端子に追加される半
導体装置品種においても、当該ノイズが低減されるとい
う効果がある。
【図１】本発明の１実施例における半導体素子の電気的
接続部の平面図である。
接続部の平面図である。
【図２】本発明の１実施例における半導体素子の各外部
端子に対応する内部配線断面図である。
端子に対応する内部配線断面図である。
【図３】本発明の１実施例における半導体素子の外部端
子取付け平面図である。
子取付け平面図である。
【図４】本発明の１実施例における半導体素子の基板内
各層の透視平面図である。
各層の透視平面図である。
【図５】本発明の１実施例における半導体素子の電気的
接続部の平面図である。
接続部の平面図である。
【図６】従来例における半導体素子の信号外部端子の内
部配線断面図である。
部配線断面図である。
【図７】従来例における半導体素子の基板内信号配線層
の透視平面図である。
の透視平面図である。
【図８】従来例における半導体素子の外部端子取付け平
面図である。
面図である。
１ 半導体素子 ２ 金属細線 ３ ステッチ ３ａ 信号用ステッチ ３ｂ グランド用ステッチ ４、４ａ、４ｂ、４ｃ、４ｄ スルーホール ５ グランドプレーン層 ５ａ グランド配線スルーホール部 ５ｂ 電源・信号スルーホール用開口部 ６ 外部端子（Ａ） ７ 電源プレーン層 ７ａ 電源配線スルーホール部 ７ｂ グランド・信号スルーホール用開口部 ８ 電気的配線パターン ９ 外部端子
Claims (2)
- 【請求項１】 外部と内部の半導体素子との間の電気的
接続機能を有する外部端子として、前記半導体素子に対
応するグランド（接地）または信号等を対象とする電気
的接続を任意に選択することのできる外部端子を備え、
当該外部端子に含まれる任意の外部端子に、前記半導体
素子との間に形成される少なくとも２系統の異なる電気
的配線を接続して構成されることを特徴とする半導体装
置。 - 【請求項２】 前記半導体素子の周辺に配置される信号
配線用ステッチの内周に環状ステッチとしてレイアウト
され、前記半導体素子のグランド電極端子に接続される
グランド配線用ステッチと、 前記グランド配線用ステッチと所定のグランド用外部端
子との間の電気的接続経路の一部として形成され、グラ
ンド配線用として機能するグランドプレーン層と、 前記グランドプレーン層と所定の信号用外部端子との間
を電気的に接続する配線パターンと、 を少なくとも備えていることを特徴とする請求項１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072813A JP2681009B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072813A JP2681009B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274212A true JPH08274212A (ja) | 1996-10-18 |
| JP2681009B2 JP2681009B2 (ja) | 1997-11-19 |
Family
ID=13500234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7072813A Expired - Fee Related JP2681009B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2681009B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112355A (ja) * | 1992-09-29 | 1994-04-22 | Toshiba Corp | セラミックパッケージ |
-
1995
- 1995-03-30 JP JP7072813A patent/JP2681009B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112355A (ja) * | 1992-09-29 | 1994-04-22 | Toshiba Corp | セラミックパッケージ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2681009B2 (ja) | 1997-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970701 |
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| R250 | Receipt of annual fees |
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