JPS594138A - マスタスライス集積回路装置 - Google Patents
マスタスライス集積回路装置Info
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- JPS594138A JPS594138A JP11319782A JP11319782A JPS594138A JP S594138 A JPS594138 A JP S594138A JP 11319782 A JP11319782 A JP 11319782A JP 11319782 A JP11319782 A JP 11319782A JP S594138 A JPS594138 A JP S594138A
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- Pending
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- 238000000034 method Methods 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000002184 metal Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 241000238366 Cephalopoda Species 0.000 description 1
- 210000003109 clavicle Anatomy 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マスタスライス集積回路装置に関し、特に、
複数の配線層を有するマスタスライスチップに於て、マ
スクバタンとして固定される配線層の配線形状に関する
ものである。
複数の配線層を有するマスタスライスチップに於て、マ
スクバタンとして固定される配線層の配線形状に関する
ものである。
従来、複数の配線層を使用するマスクスライス方式に於
て、特定の配線層を派生品種に対する共通バタントして
固定し、それを信号接続用配線として利用する方法は、
特に自動設計の方法に関連して概念としては存在してい
たが、１つの配線層としての接続への貢献度は、必要に
応じて形状を変えるととのできる場合に比してかなシ低
く、さらに、最近では、配線容量を極力域する必要が生
じているのに対して余分の配線容量が付く、などの欠点
があって、実際には、純粋に配線としてだけ機能する配
線層は、信号接続用配線としては固定バタン化されてい
ない。しかしながら例えば、トランジスタ素子、及び抵
抗素子の形成に必要で、同時に当該素子電極からのひき
出し配線として形成されるポリシリ配線の様に、配線と
して以外の重要な役割を有するものに於ては、マスタス
ライス方式に於る派生品種の製造期間を短縮するために
共通バタンとして固定されるのが望ましく、この場合に
於ては、むしろ、他の配線層の負担を軽減させるという
積極的な目的が重視される。
て、特定の配線層を派生品種に対する共通バタントして
固定し、それを信号接続用配線として利用する方法は、
特に自動設計の方法に関連して概念としては存在してい
たが、１つの配線層としての接続への貢献度は、必要に
応じて形状を変えるととのできる場合に比してかなシ低
く、さらに、最近では、配線容量を極力域する必要が生
じているのに対して余分の配線容量が付く、などの欠点
があって、実際には、純粋に配線としてだけ機能する配
線層は、信号接続用配線としては固定バタン化されてい
ない。しかしながら例えば、トランジスタ素子、及び抵
抗素子の形成に必要で、同時に当該素子電極からのひき
出し配線として形成されるポリシリ配線の様に、配線と
して以外の重要な役割を有するものに於ては、マスタス
ライス方式に於る派生品種の製造期間を短縮するために
共通バタンとして固定されるのが望ましく、この場合に
於ては、むしろ、他の配線層の負担を軽減させるという
積極的な目的が重視される。
本発明は上記実状に鑑み、マスクスライス方式に於る派
生品種間に共通の固定配線パタンに関し、信号用接続に
寄与するに十分な自由度を力えつつ、配線容量が必要以
上に犬きくならない様にする配線形状を折供するととを
目的とし、マスクバタンとして固定された第１種配線層
と、品種個別性を生ぜしめる第２種配線層とを有するマ
スクスライスチップに於て、開孔を介して前記第２種配
線層と相互接続する可能性のある前記第１種配線層配線
上の位置で、当該第１ｙｔ＝配線層の配線巾が、ふくら
みを有することを特徴とする。
生品種間に共通の固定配線パタンに関し、信号用接続に
寄与するに十分な自由度を力えつつ、配線容量が必要以
上に犬きくならない様にする配線形状を折供するととを
目的とし、マスクバタンとして固定された第１種配線層
と、品種個別性を生ぜしめる第２種配線層とを有するマ
スクスライスチップに於て、開孔を介して前記第２種配
線層と相互接続する可能性のある前記第１種配線層配線
上の位置で、当該第１ｙｔ＝配線層の配線巾が、ふくら
みを有することを特徴とする。
以下、本発明を第１図を参照し力から説明する。
第１図（ａ） 、 （ｂ）は、共に本発明による固定配
線形状と、それに接続する他の配線層配線の状態を示す
もので、２１．．２１’は固定配線、２２．２２’は固
定配線２１．２１’に夫々接続する固定配線の配線層と
は異なる配線層の配線、２３．２３’は、前記２１．２
１’と２２ 、２２’各配線を相互に接続する為の開孔
である。又、２４．２４’は固定配線層とは異なる配線
層の配線と相互接続する可能性のある位置を示し、同位
置で配線［１］はふくらみを有する。さらに２５゜２５
′は前ｐ６位置２４ 、２４’に於て実際に他の配線層
と開孔２３ 、２３’を介して相互接続されている様子
を示す。ととに於て第１図（ａ） 、 （ｂ）は互いに
マスタスライス方式に於る異なる配線接続の状態を示す
もので、特に固定配線２１ 、２１’はお互いに同一形
状である。
線形状と、それに接続する他の配線層配線の状態を示す
もので、２１．．２１’は固定配線、２２．２２’は固
定配線２１．２１’に夫々接続する固定配線の配線層と
は異なる配線層の配線、２３．２３’は、前記２１．２
１’と２２ 、２２’各配線を相互に接続する為の開孔
である。又、２４．２４’は固定配線層とは異なる配線
層の配線と相互接続する可能性のある位置を示し、同位
置で配線［１］はふくらみを有する。さらに２５゜２５
′は前ｐ６位置２４ 、２４’に於て実際に他の配線層
と開孔２３ 、２３’を介して相互接続されている様子
を示す。ととに於て第１図（ａ） 、 （ｂ）は互いに
マスタスライス方式に於る異なる配線接続の状態を示す
もので、特に固定配線２１ 、２１’はお互いに同一形
状である。
さて、第１図（ａ） 、 （＋））の固定配線２１．２
１’に示す如く、固定１ｍ層とは異なる配線層の配線と
接続する可能性のある位置２４ 、２４’に於ては、固
定配線２１．２１’を開孔２３ 、２３’が設置できる
様に当該開孔２３ 、２３’の大きさに対し製造上必要
な目ずれ誤差等を含むマージンだけより大きな大きさに
定めると同時に、固定配線２１．２１’上の上記以外の
位置では、製造上可能なだけ配線巾を細くする。
１’に示す如く、固定１ｍ層とは異なる配線層の配線と
接続する可能性のある位置２４ 、２４’に於ては、固
定配線２１．２１’を開孔２３ 、２３’が設置できる
様に当該開孔２３ 、２３’の大きさに対し製造上必要
な目ずれ誤差等を含むマージンだけより大きな大きさに
定めると同時に、固定配線２１．２１’上の上記以外の
位置では、製造上可能なだけ配線巾を細くする。
この様にすることで、固定配線に信号用接続に寄与する
に十分な機能の自由度を与えつつ、配線容量を、当該自
由度にとって必要最小限の大きさにとどめることができ
る。
に十分な機能の自由度を与えつつ、配線容量を、当該自
由度にとって必要最小限の大きさにとどめることができ
る。
第２図（ａ）は、本発明の他の実施例を示すもので、１
はトランジスタ、その中のＣはコレクタ、）】はエミッ
タ、Ｂはベースを表わし、２はコレクタＣに接続してい
る固定配線、３はエミッタＥに接続している固定配線、
４はベースＢに接続している固定配線で上記固定配線２
〜４は全てポリシリコンで形成されている。又、５はそ
の一部にポリシリ抵抗Ｒ１とＲ２とを含むポリシリ配線
で上記と同様固定配線である。
はトランジスタ、その中のＣはコレクタ、）】はエミッ
タ、Ｂはベースを表わし、２はコレクタＣに接続してい
る固定配線、３はエミッタＥに接続している固定配線、
４はベースＢに接続している固定配線で上記固定配線２
〜４は全てポリシリコンで形成されている。又、５はそ
の一部にポリシリ抵抗Ｒ１とＲ２とを含むポリシリ配線
で上記と同様固定配線である。
一方６〜１１は、上記固定配線層とは異なる配線層に形
成されたメタル配線を示しており、このうち配線６は、
開孔１２，１３を介して固定配線３と固定配線５とを接
続している。同図に於て、開孔１２、Ｒ３と同じに描か
れているものは全て開孔を表わしておシ、第２図（ａ）
のメタル配線１０，９は夫夫、第２図（ｂ）に示す回路
図の端子３１．３２に対応し、第２図（ａ）の配＠７，
８は共に第２図（ｂ）の端子３３に対応する。第２図゛
（ａ）の配線７，８は夫々、接続先が別々に・あること
を示している。又、第２５− 図（ａ）の配ｍ１１け第２図Φ）の端子４に対応してい
る。
成されたメタル配線を示しており、このうち配線６は、
開孔１２，１３を介して固定配線３と固定配線５とを接
続している。同図に於て、開孔１２、Ｒ３と同じに描か
れているものは全て開孔を表わしておシ、第２図（ａ）
のメタル配線１０，９は夫夫、第２図（ｂ）に示す回路
図の端子３１．３２に対応し、第２図（ａ）の配＠７，
８は共に第２図（ｂ）の端子３３に対応する。第２図゛
（ａ）の配線７，８は夫々、接続先が別々に・あること
を示している。又、第２５− 図（ａ）の配ｍ１１け第２図Φ）の端子４に対応してい
る。
さて、以上に説明した第２図（ａ）のメタル配線６〜１
１、開孔１２，１３及び当該開孔と同じに描かれている
ものはマスタスライス方式に於る品種個個の構成回路の
違いによって異なυ、それに対応して固定配線２〜５と
の接続の様子も違ってくる。
１、開孔１２，１３及び当該開孔と同じに描かれている
ものはマスタスライス方式に於る品種個個の構成回路の
違いによって異なυ、それに対応して固定配線２〜５と
の接続の様子も違ってくる。
この時の種々の接続形態に対応できる様に、固定配線２
〜５上には、ふくらみを有する部分１４（当該部分は、
一括して鎖骨１４が付されている）が設けられておシ、
固定配線とメタル配線とは、上記部分１４のどととでも
接続可能であると同時に、固定配線の巾は、あらゆる所
で必要最小限の大きさにおさえられておシ、配線容量は
小さい。
〜５上には、ふくらみを有する部分１４（当該部分は、
一括して鎖骨１４が付されている）が設けられておシ、
固定配線とメタル配線とは、上記部分１４のどととでも
接続可能であると同時に、固定配線の巾は、あらゆる所
で必要最小限の大きさにおさえられておシ、配線容量は
小さい。
同、特に抵抗Ｒ１，Ｒ１２はその一端は、固定配線５で
接続されていてもう一端は夫々別々であるので同固定配
線５とメタル配Ｉｖｉ！１１との交叉する位置１４（２
ケ所ある）上に開孔するかしかいかの組合せ４通りで抵
抗を全く使用しないか′ｋＬ１を使用するか、Ｒ２を使
用するか、又、Ｒ１とＲ２のパラ６一 レル接続の状態で使用するかの選択ができる。
接続されていてもう一端は夫々別々であるので同固定配
線５とメタル配Ｉｖｉ！１１との交叉する位置１４（２
ケ所ある）上に開孔するかしかいかの組合せ４通りで抵
抗を全く使用しないか′ｋＬ１を使用するか、Ｒ２を使
用するか、又、Ｒ１とＲ２のパラ６一 レル接続の状態で使用するかの選択ができる。
以上に述べた如く、本発明は、マスクスライス方式に於
ける固定配線の接続の自由度を高めつつ配線層−゛を必
要最小限にとどめおく固定配線形状を開示するものであ
シ、そのために、固定配線と他の配線層配線との接続可
能点にふくらみを持たせておくことを特徴とする。
ける固定配線の接続の自由度を高めつつ配線層−゛を必
要最小限にとどめおく固定配線形状を開示するものであ
シ、そのために、固定配線と他の配線層配線との接続可
能点にふくらみを持たせておくことを特徴とする。
第１図は本発明の一実施例の配線パターン図、第２図（
ａ）は本発明の他の実施例の配線パターン図、第２図の
）は第２図（ａ）の等価回路図である。 なお区Ｉにおいて、 ２１．２１’・・・・・・固定配線、２２．２２’・・
・・・・固定配線と異なる配線層配線、２３．２３’−
・・・２１ 、２１’と２２ 、２２’とを接続する為
に設けられた開孔、２４゜２４′・・・・・・開孔２３
、２３’を設けることができる位置、２５ 、２５’
・・・・・・上記位置２４．２４’に於て火際に接続さ
れている様子、１・・・・・・トランジスタ、Ｃ・・・
・・・１（７）コレクタ Ｅ……エミッタ、Ｂ・・・…
ベース、２〜５・・・・・・固定配線、６〜１１・・・
・・・メタル配線、１２゜１３及びそれと同じに描かれ
てい石ものは開孔、１４・・・・・・開孔を設けること
ができる位置、Ｒ１゜Ｒ２・・・・・・ポリシリ抵抗、
を示す。
ａ）は本発明の他の実施例の配線パターン図、第２図の
）は第２図（ａ）の等価回路図である。 なお区Ｉにおいて、 ２１．２１’・・・・・・固定配線、２２．２２’・・
・・・・固定配線と異なる配線層配線、２３．２３’−
・・・２１ 、２１’と２２ 、２２’とを接続する為
に設けられた開孔、２４゜２４′・・・・・・開孔２３
、２３’を設けることができる位置、２５ 、２５’
・・・・・・上記位置２４．２４’に於て火際に接続さ
れている様子、１・・・・・・トランジスタ、Ｃ・・・
・・・１（７）コレクタ Ｅ……エミッタ、Ｂ・・・…
ベース、２〜５・・・・・・固定配線、６〜１１・・・
・・・メタル配線、１２゜１３及びそれと同じに描かれ
てい石ものは開孔、１４・・・・・・開孔を設けること
ができる位置、Ｒ１゜Ｒ２・・・・・・ポリシリ抵抗、
を示す。
Claims (2)
- （１）マスクバタンとして固定された第１種配線層と、
品種個別性を生せしめる第２種配線層とを有するマスタ
スライスチップに於て、開孔を介して、前記第２種配線
層と相互接続する可能性のある前記第１種配線層配線上
の位置で、描該第１種配線層の配線巾がふくらみを有す
ることを特徴とするマスタスライス集積回路装置。 - （２）前記第１種配線層の連続してなる配線に於て、３
ケ所以上のふくらみを有する特許請求の範囲第（１）項
記載のマスタスライス集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11319782A JPS594138A (ja) | 1982-06-30 | 1982-06-30 | マスタスライス集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11319782A JPS594138A (ja) | 1982-06-30 | 1982-06-30 | マスタスライス集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594138A true JPS594138A (ja) | 1984-01-10 |
Family
ID=14606006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11319782A Pending JPS594138A (ja) | 1982-06-30 | 1982-06-30 | マスタスライス集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594138A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057620A (ja) * | 1983-09-08 | 1985-04-03 | Toshiba Corp | 半導体装置 |
| US4716452A (en) * | 1984-11-09 | 1987-12-29 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device constructed by polycell technique |
| US5208658A (en) * | 1990-12-07 | 1993-05-04 | Kawasaki Steel Corporation | Semiconductor integrated circuit provided with contact for inter-layer connection and method of inter-layer connection therefor |
| JPH1056065A (ja) * | 1997-06-02 | 1998-02-24 | Seiko Epson Corp | 半導体装置とその製造方法 |
| US20120074583A1 (en) * | 2010-09-28 | 2012-03-29 | Dao Thuy B | Semiconductor structure having a through substrate via (tsv) and method for forming |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582448A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Master slice semiconductor integrated circuit |
| JPS6422734A (en) * | 1987-07-17 | 1989-01-25 | Fujitsu Ltd | Paper feed cassette for facsimile |
-
1982
- 1982-06-30 JP JP11319782A patent/JPS594138A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582448A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Master slice semiconductor integrated circuit |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8890324B2 (en) * | 2010-09-28 | 2014-11-18 | Freescale Semiconductor, Inc. | Semiconductor structure having a through substrate via (TSV) and method for forming |
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