JP3768033B2 - 半導体集積回路の配置方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の配置方法に関するもので、特に開発期間の短縮および設計の自由度を実現するものである。
【０００２】
【従来の技術】
従来、ＡＳＩＣと言えば、ＭＯＳが主流で、例えばゲートアレイ、マスタースライス等が実現されている。ＭＯＳは、ディジタル回路が主たる回路であり、トランジスタのオンオフで回路が形成され、トランジスタ、抵抗等は、そのサイズ、電流容量等の特性が殆ど同じもので構成されている。従ってトランジスタ、抵抗等がリピートされ、これらを配線で選択して１つの回路が構成され、ＩＣが実現されている。
【０００３】
しかしリニア回路、特にＢＩＰのリニア回路は、電子回路ブロックが複数で成り、これを構成する素子は、色々な特性、色々なサイズで構成されている。従って、トランジスタ、ダイオード、抵抗およびコンデンサの半導体素子は、ゲートアレイやマスタースライスのようにリピートして配置し、これを選択して回路を構成するわけにはいかず、以下のようにしていた。
【０００４】
例えば、特開平２−３９５２号公報（図10）がその一例としてある。これは素子の配置領域が矩形状に形成される、いわゆるビルディングブロック方式と呼ばれるものであり、ブロツクの両側には電源ラインとＧＮＤラインが設けられている。
【０００５】
つまりＡＭ回路を構成する場合、必要な素子数を決定し、全ての素子をサイズが同じ配置領域に分配して構成している。
【０００６】
例えば、サイズの同じ配置領域が、８個横に並べられ、２列で形成されている。その内、３個の配置領域でＡの電子回路ブロック（例えばＡＭ回路）、３個の配置領域でＢの電子回路ブロック、２個の配置領域でＣの電子回路ブロック、５個の配置領域でＤの電子回路ブロックおよび３個の配置領域でＥの電子回路ブロックが構成されている。
【０００７】
つまりサイズの同じ配置領域は、積み木に相当し、矩形のＩＣにこの積み木を自由に並べることで、整然と配置している。例えば、電子回路ブロックＣが不要ならば、この２つのブロックを削除し、残りのブロックを並べ替えれば、別のＩＣチップが実現でき、また電子回路ブロックＦを追加したい場合は、これを構成するブロックも含めて積み木の如く並び替えればよい。
【０００８】
この設計手法を図11で説明する。例えば、ＡＭ／ＦＭ回路のＩＣの場合、必要とされる回路ライブラリーが選択された後、選択された回路ライブラリーをＩＣチップにビルディングブロツク方式で作り込むため、矩形のパターンライブラリーが形成され、ＩＣチップ内に並べられる。そしてパターンライブラリー全てを選択するようにメタル配線が施される。これが親となる第１世代のＡＭ／ＦＭＩＣとなる。
【０００９】
【発明が解決しようとする課題】
前記ＡＭ／ＦＭ回路は、回路の世代交代がそれほど早くないのでパターンライブラリーを何年もの間使用でき、特に音響等の分野において適している。
【００１０】
しかし世代交代が早いＩＣ、パターンライブラリーとして展開しにくいＩＣ、その機種で終わるようなＩＣでは、現在でもＭＯＳで実施されているゲートアレイ、マスタースライス等が採用されている。
【００１１】
しかし前述したように、リニア回路は、極端に言えば、回路の始まりから終わりに至るまで、実質それぞれの素子が異なる。例えば抵抗では、数Ωから数百キロΩに至るまで多種多様の素子が用いられている。またＴｒに於いても、縦型ＰＮＰトランジスタ、ラテラルＰＮＰトランジスタ、縦型ＮＰＮトランジスタ等が用いられ、この各種のトランジスタの中に於いても、電流容量の条件から色々なサイズのＴｒが組み込まれていた。説明は省略するがコンデンサも同様である。
【００１２】
従ってこれらの多種多様な抵抗、コンデンサ、Ｔｒを全てマスタースライス用に用意するのは、実質困難であった。
【００１３】
また各素子を数種類用意し、その特定の特性（抵抗値、容量値または電流容量）を実現するために、配線による選択で、直列／並列接続をして特性を得ることは現実としては可能であるが、配線を網の目のように配置しなければ成らず、コンピュータ化が難しい問題があった。
【００１４】
更には、この網の目のような配線の中には、ひどい場合チップの端から端までといった長い距離を延在するものがある。しかしこの長い延在領域に、スイッチングノイズを出す素子、発振回路により不要輻射ノイズを出すもの、リーク電流を出すもの、ペア性がくずれているもの等があり、一旦選択された素子を別の素子に選択し直す、配線の延在場所を変えるための再配置が必要となる場合があった。
【００１５】
この様な場合、コンピュータにより自動設計を解除し、素子の位置、配線のルート等を手作業で変えていた。従って、日に日に大きくなるＩＣ規模に於いて、これら手作業による設計を採用していては、短納期を実現することが難しい問題もあった。
【００１６】
【課題を解決するための手段】
本発明は、前述の課題に鑑みて成され、形成予定の電子回路に基づき、前記群を成す半導体素子から選択し、前記選択された半導体素子を電気的に接続する配線の長さが短くなるように、前記選択された半導体素子から非選択された半導体素子に再選択する事で解決するものである。
【００１７】
一旦、素子と素子の間の配線距離を認識し、この長さがより短くなるように非選択された素子を再選択する。その結果、ノイズが浸入するような長い配線の形成が抑制される。
【００１８】
また前記配線の長さは、前記配線が接続されるコンタクト領域間を直線距離で計測することで解決するものである。
【００１９】
また複数個のブロックに分けられ、前記ブロック内には、複数種の半導体素子が群で配列され、形成予定の電子回路に基づき前記複数種の半導体素子群の中から選択し、前記選択された半導体素子間に、コンピュータにより自動的に配線を設ける半導体集積回路の配置方法において、
前記電子回路の位置関係と成るように、前記ブロックの一方から他方に沿って、前記半導体素子を自動的に選択し、
前記選択された前記半導体素子の間に設けられる配線長が短くなるように、前記選択された半導体素子から非選択された半導体素子に再選択する事で解決するものである。
【００２０】
今までは、ノイズの浸入するような箇所、ペア性が必要な所の配線は、手作業で配線の延在経路を変えていたが、配線が短くなるように半導体素子を再選択する作業をコンピュータ化した。そのため、ノイズが浸入するような長い配線の形成防止ができ、更には設計時間の短縮が実現できる。
【００２１】
特に、リニア回路は、回路を構成する素子のサイズ、特性がそれぞれ異なるため、素子の合成も複雑になる。しかし再選択によりこの複雑化した配線を簡略化できる。
【００２２】
また複数個のブロックに分けられ、前記ブロック内には、形成予定の電子回路を構成するのに必要な抵抗素子、トランジスタ素子およびコンデンサ素子が種類別に群で形成され、
前記電子回路に基づき前記素子の中から選択し、配線をコンピュータにより自動的に設ける半導体集積回路の配置方法において、
前記電子回路の位置関係と成るように前記ブロックの一方から他方に沿って自動的に前記素子を順次選択し、
前記選択された前記素子の間に設けられる配線長が短くなるように、前記選択された素子から前記ブロック内の同一群で成る非選択素子を自動的に再選択する事で解決するものである。
【００２３】
電子回路を構成する各素子は、前記３種類の半導体素子をそれぞれ何タイプか用意し、これを後述の６つの接続方法のいずれかを選択することで実施できる。しかしこれらをコンピュータで自動配線しても、配線は未だ複雑であるが、この配線の長さを認識し、より短くなるように半導体素子を再選択する処理を行う事で、配線はより短く、配列は単純化される。しかもコンピュータ化されたために設計時間の短縮もはかれる。
【００２４】
更には、ブロック電源ラインとＧＮＤラインを配置し、前記電源ラインと前記ＧＮＤラインの間に、前記電源ラインから前記ＧＮＤラインに向かい、且つ少なくとも一列から成る第１の抵抗群、第１のトランジスタ群、第２の抵抗群、第２のトランジスタ群および第３の抵抗群を設ける事で解決するものである。
【００２５】
アナログ回路で多用される回路図をパターン化したため、回路図に沿った設計が可能となる。
【００２６】
【発明の実施の形態】
以下本発明の実施の形態について説明する。本発明は、特にリニア回路に関するマスタースライスに関するもので、ここではＢＩＰ−ＩＣで説明して行くが、ＭＯＳ型リニア回路でも適用できる。
【００２７】
このマスタースライスは、後に判るが、図５のような下地がウェハ内に実装されているものである。一般には、トリミングするマスタースライスと、トリミングしないマスタースライスに分かれ、前者のトリミングするマスタースライスは、コンタクト孔形成の手前のウェハが用意されている。そして欲しい回路を基に、ＩＣ内の素子を選択し、コンタクト形成（ここでトリミング位置が決められる）と共に配線を設けることにより、素子の選択と回路の実現をし、短時間で設計するものである。
【００２８】
後者のトリミングしないマスタースライスは、図５の下地がウェハ内に実装され、全ての素子のコンタクトが開けられ、ウェハ全面に配線の電極材料を被着したものが用意されている。そして生産すべき回路が来たら、この電極材料をパターニングするだけで回路を構成する。非選択された素子は、各電極がアイランド状に孤立されてパターニングされ、選択された素子は、全てが電気的に接続されるようにパターニングされる。
【００２９】
では図１〜図３を参照しながら説明する。図２は、図３の回路図に基づき、本発明を採用しない場合に発生する素子の配置例を示し、図１は、本発明を採用した場合の配置例を示す。尚、これは、コンピュータを採用した本発明による自動配線および配置ソフトによるものである。
【００３０】
両図ともに、紙面に対して上から、第１の抵抗群として１ｋΩの抵抗が２２本形成され、次に第１のトランジスタ（以下Ｔｒと呼ぶ。）群が１４個形成され、更に第２の抵抗群として１ｋΩの抵抗が１２個配置されている。この素子は、下地（マスターセル）と一般的には言われ、配線で下地を選択するためのコンタクトパターンよりも下層のパターン情報が含まれているものである。ただしこの配列は、あくまでも一例であり、他の配列でも良い。
【００３１】
図２の本発明を採用しない方法では、図３の抵抗Ｒ１〜Ｒ４が、５ｋΩであり、第１の抵抗群に於いては、左から自動的に５個づつ選択されて直列接続される。また図３の回路では、ＴｒＱ１〜Ｑ４の４個が採用されているため、第１のＴｒ群に於いて、左から４つまでが選択されている。更に、図３の抵抗Ｒ５、Ｒ６は、３ｋΩであり、第２の抵抗群において、左から３個づつ選択され、それぞれが直列接続されている。
【００３２】
このように素子の自動選択を行うと、列の端部（左端または右端）から順次選択されていき、その後、配線が自動的に配置され、例えばコンピュータ画面に表示される。
【００３３】
しかしこの構造であると、回路全体の配線長のバランスが悪くなり、ペア性が取れなかったり、また配線長の長い部分からノイズが進入する問題があった。
【００３４】
特にアナログ回路の場合、特に差動増幅回路、Ａｍｐ、コンパレータ、波形整形回路等で、ペア性を要求する。例えば図３の抵抗Ｒ１とＲ２、Ｒ３とＲ４、Ｑ１とＱ２、Ｑ３とＱ４が該当する。
【００３５】
よって、オペレータは、図２の画面を見ながら、選択された素子を別の素子に変えたり、配線の延在ルートを変えたりして、前記問題を解決していた。
【００３６】
これは人間の手によるものであり、対策箇所数の限界、設計時間の長期化が問題として残る。
【００３７】
本発明は、図２の状態を画面に配置し、またはコンピュータ内でデータとして認識し、配線長を計算し、配線長が短くなるように素子の再選択が少なくとも一回行われる点にある。
【００３８】
図１および図２は、発明の内容を理解するために図示してあるが、実際はコンピュータの中にデータとして取り込まれている。そしてこのデータの演算により配線長が短くなるように素子が再配置される。
【００３９】
図２と図１を画面に出す、出さないは、本質ではなく、配線長が長いことを認識し、それが短くなるように再配置（再選択）する事がポイントである。
【００４０】
特にここでは、説明を簡単にするため、トランジスタＱ１とＱ２、Ｑ３とＱ４の接続配線が短くなるように考慮されるとして説明していく。
【００４１】
つまりＱ１とＱ２では、配線ｂ−ｆの長さが長いため、また配線ｃ−ｇ，ｄ−ｈが長いため、トランジスタが再選択されている。つまり配線ａ−ｅ，ｂ−ｆが最短になるようにＴｒ（Ｑ１とＱ２）が再選択され、結局は、配線ａ−ｅ，ｂ−ｆの長さが実質同じになる所のＴｒが再選択される。そして固定されたＱ１、Ｑ２に対して、第２の抵抗群との接続配線ｉが最短距離に成るように、第２の抵抗群が再選択される。つまり左１〜３番目までの抵抗が、３番目〜５番目に再選択されている。
【００４２】
同様に、Ｑ３とＱ４では、Ｑ３とＱ４が左方向に詰められているため、配線ｃ−ｇ，ｄ−ｈが長く形成されている。つまり第１の抵抗群、左から１１番目〜２０番目までの間の抵抗は、その位置が固定され、この間で、Ｔｒ（Ｑ３とＱ４）が調整される。つまり配線ｃ−ｇ，ｄ−ｈが最短になるようにＴｒ（Ｑ３とＱ４）が再選択され、結局は、配線ｃ−ｇ，ｄ−ｈの長さが実質同じになる所のＴｒが再選択される。そして固定されたＱ３、Ｑ４に対して、第２の抵抗群との接続配線ｊが最短距離に成るように、第２の抵抗群が再選択される。つまり左４〜６番目までの抵抗が、１３番目〜１５番目に再選択されている。
【００４３】
この配線長の計算は、図８の斜線の部分を認識して計算される。つまり実線で示す下地（マスターセル）の上に、斜線で示す領域（ポート）がコンピュータのデータとして定義され、このポートをコンピュータが認識し、直線で結んだ距離（フライライン）が短くなるようにマスターセルが再選択されていく。尚、（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）は、コンデンサ、抵抗、トランジスタ、パッドおよびＡｍｐ、論理回路等の基本回路のブロツクであり、このブロックでは入出力端子等がポートとして配置されている。
【００４４】
ここで（ｅ）は、ハードマクロと言われ、予め回路の配線パターンとして決定されているものである。
【００４５】
続いて素子の合成について説明する。図３では、抵抗値を５ｋΩ、３ｋΩと切りの良い数字で示してあるが、実際は端数が有る。
【００４６】
コンピュータは、許容誤差を厳しく設定すると、指示通りに計算するので、限りなくその数値に近づけようとして、合成素子数も膨大となり、この計算時間もより膨大となる。そのため、図９のような条件の下で計算させ、コンピュータの演算時間を短縮させた。
【００４７】
データには、回路図の情報とＩＣチップ内に形成される下地の情報があり、回路図の各素子をどの下地により実現させるか、リンクさせるデータが必要となる。
【００４８】
まず回路図の情報がデータとしてコンピュータにインプットされている。そして回路図の中で、抵抗、トランジスタ、コンデンサが何れのタイプで構成されているか判断される。つまりモデル名とは、実際の回路図に付いている名前で、抵抗体ならば、拡散抵抗、ポリＳｉの区別が、トランジスタでは、ＰＮＰ、ＮＰＮ、縦型、横型の区別、コンデンサでは、ＭＩＳ型とＭＩＭ型が実装されている場合は、その区別がされ、この区別がデータとして定義されている。ただし、一般的にバイポーラ型で使用されるコンデンサはどちらか一方で統一されているので、ここではＭＩＳ型と定義される。
【００４９】
マスタセル名とは、下地の名前である。そしてこの下地は、値の欄の所で、その素子の抵抗値（容量値）を示し、それぞれがトリミング可能か否か、またトリミング可能な場合は、最小値としてどこまでトリミングできるのかをデータとして示している。しかもこの計算の許容誤差、許容誤差の丸め方法として、切り捨て、切り上げ、四捨五入のいずれを採用するか、更には合成素子数の最大個数が示されている。
【００５０】
そして、回路図の素子のデータにより、各素子がどのモデル名で構成され、これを実現するために採用されるマスターセルが認識される。そして許容誤差が定義され、最大本数も定義されているため、計算処理の条件が狭められ設計スピードの高速化が実現される。もしも計算の許容誤差、許容誤差の丸め方法、合成素子数の最大個数が条件として定まっていないと、コンピュータは、合成する素子の数を増加させて、限りなく時間をかけて演算してしまうからである。
【００５１】
例えば素子として抵抗を使って説明すれば、回路図で定義された素子（抵抗）の値を、どのマスタセルを採用して合成するか、前述したテーブルが条件として加わり、演算処理される。ここでコンデンサの場合も同様な接続を考慮して実現される。
【００５２】
本発明は、ここに特徴を有し、まず素子（抵抗）がトリミング可能か、トリミング不可能かを、図９のテーブルから判断する。
【００５３】
そしてトリミング不可能な場合は、以下の６つのモードの選択本数が計算され、この内、最小選択本数となるようなモードが選択される。
▲１▼直列接続
▲２▼直列接続と余りの値を並列で実現するもの
▲３▼直列と直列を並列で接続するもの
▲４▼並列と直列を並列で接続するもの
▲５▼並列接続
▲６▼並列と並列を直列接続するもの
例えば▲２▼は、目的の抵抗値を下地セルの抵抗値でわり算して、まず直列について何本の下地セルを採用するか決め、この計算で発生する抵抗値の余りを何本の下地セルの並列接続で実現できるか計算するものである。
【００５４】
続いて、トリミング可能な場合は、２つのモードで計算処理される。
【００５５】
▲１▼直列接続
▲２▼並列接続
以上の点をふまえ、次に一連の設計方法を図７を用いて説明する。
【００５６】
まず「下地情報テーブルの生成」で、素子が配置される領域に於けるマスターセルの下地情報をテーブルに生成します。
【００５７】
次の「割付テーブル生成」とは、実現すべき回路をＸ軸、Ｙ軸のどちらの方向から素子を選択していくか、またペア性を要求されるものが有るのか等の情報が生成されます。
【００５８】
続いて「合成処理」に入る。前述したように、回路図の特定素子をどのマスタセルで実現させるかデータとしてインプットされている。つまり回路図のデータからある抵抗（コンデンサ）は、トリミングするかしないかが図９のテーブルで定義されている。トリミング不可の場合は、前述した▲１▼〜▲６▼の接続手法から最小本数になるように、どのマスタセルを何本使って構成させるかが決定される。もちろんトリミング可の時は、前述した▲１▼▲２▼より最小本数となるものが選択される。更には、コンデンサもトリミング不可、トリミング可で分けられ、最小本数が決められる。これは、抵抗と同じ接続方法が採用される。更にトランジスタに於いても、並列接続で何個のトランジスタを採用するか決められる。
【００５９】
以上、回路図の特定の素子が、直列・並列接続の組み合わせで、最小本数となる接続が決められる。
【００６０】
続いて「トランジスタの配置」で、トランジスタが配置される。
【００６１】
この配置は、前工程の合成で素子の本数と接続方法が決まっているので、これをどんなパターン形状にするか決められる。つまり図２のように２つのトランジスタを隣り合わせとするか等を決める。この説明は、抵抗の配置の所で再度詳述する。
【００６２】
具体的には、「初期配置」と「配置改善」の工程にはいり、初期配置で、ブロックの左から詰め、回路図に沿って配置する。そして配置された後に、「配置改善」が行われる。この配置改善では、前記最小本数の接続方法をどのようなパターンにすれば配線が短くなるか演算され、必要により非選択されたＴＲに選択し直す。
【００６３】
続いて抵抗Ｒを配置します。ここでも、前述した最小本数での接続情報を基に、例えば左詰めで配置され、配置改善では、前記最小本数の接続方法をどのようなパターンにすれば配線が短くなるか演算され、必要により非選択された抵抗に選択し直す。
【００６４】
図１２を参照すれば、例えばＲ１として３本の抵抗を直列接続することは、合成処理で決まっている。そしてこの直列接続を考えられるタイプ（図では３つのタイプ）の中から、配線が最短になるパターンが選択される。例えば左のパターンとなると、これが後述する単位となる。
【００６５】
以上、各回路図の所定のトランジスタ、所定の抵抗は、どんな種類の抵抗（トランジスタ）を何本、どんな接続で、更にはどんなパターン形態とするか決められる。ここでこの接続・パターン形態を単位と仮称する。
【００６６】
続いて、Ｔｒ、抵抗の配置改善に入り、前フローまでで決められた各単位を配置するに際し、間の配線が短くなるように、またペア性が考慮される場合は、配線がより短く且つ同じ長さになるように決められる。
【００６７】
図１と図２で説明すれば、最下の抵抗列、左から３本までの抵抗体群、左から４番目〜６番目の抵抗体群は、図３の抵抗Ｒ５、Ｒ６となる単位である。この２つの単位は、図２では左詰めになっているが、トランジスタの単位、第１列目の抵抗体の単位を考慮して図１の様に再配置される。
【００６８】
ここでは、最下の抵抗列が一列で群となって構成されているため、単位が、紙面に対してＸ軸方向に再配置できる融通性を持って移動できる。もちろん１列ではなく、複数列で群となっていれば、更にＹ軸方向の再配置の融通性も持つことになる。つまりこの列状の群で素子がリピートされていると、単位のパターンの形成の容易性、単位の配置換えの融通性が増す。
【００６９】
トランジスタ単位も同様に、回路を構成する各単位との配線の距離が考慮され、ペア性等が考慮されて再配置されるべきものは、再配置される。
【００７０】
続いて容量の配置をし、
最後に、抵抗のフライラインの改善が実施される。
【００７１】
ここでは、各単位は変えず、配線とコンタクトする端子の位置の交換により配線の長さが短くなるように調整される。
【００７２】
続いて、具体例に沿って図４〜図６を採用して説明する。
【００７３】
一般に、半導体チップ２０は、ボンディングパッド２１で囲まれた領域が、例えば複数本のブロック列（ここでは左右に３本の列ＢＬ１、ＢＬ２、ＢＬ３）に分けられ、各ブロック列は、複数のブロックに分けられている。例えば第１列目のブロック列ＢＬ１は、ブロック１〜ブロック１０で、第２列目のブロック列ＢＬ２は、ブロック１１〜ブロック２０で、第３列目のブロック列ＢＬ３は、ブロック２１〜ブロック３０で構成されている。
【００７４】
また各ブロック１〜３０は、矢印で示した拡大図（図４下図）のように基本ユニットセルＵＣから成る。このユニットセルＵＣは、図５の左図に示す回路図が選択できるように群となって作り込まれている。
【００７５】
つまり値の異なる抵抗が複数種類選択され、それぞれが群となって配置されている。これはトランジスタもコンデンサも同様である。特にＴｒは、図では、縦型および横型のＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒの３タイプがそれぞれ群となって配列されている。このブロック列の配列の仕方、配列本数は、一例であり、これに限られる事はない。また、ブロック内の素子である抵抗、Ｔｒ、コンデンサ以外にダイオード等が設けられても良い。更にこの各素子は、それぞれサイズの異なる（抵抗ではその抵抗値が異なることを、Ｔｒでは電流容量の異なることを、コンデンサでは、その容量値が異なることを意味している。）素子が、群となって配置されても良い。
【００７６】
ただしボンディングパッドの下に保護ダイオード等が作り込まれている場合もあるが、ここでは素子数の比率からみて極めて少ないので無視した。またボンディングパッド２１…の中には、電源パッド、グランドパッドが少なくとも１つづつ形成されている。
【００７７】
まず図４の半導体チップ２０には、従来例で説明した図１０、図１１のように、複数の電子回路ブロックが用意され、これらが電気的に接続されて一つのＩＣ回路が実現される。また各電子回路ブロックは、その回路図に沿ってブロック内の素子を選択して構成され、少なくとも１つのブロックで構成される。
【００７８】
図６は、例えば目的の回路図におけるＴｒと抵抗が選択された状態を示す。ここでもＴｒと抵抗の間の配線が最短になるようにコンピュータが処理を行う。つまり第１の抵抗列は、１番〜４番までが直列接続で選択され、５番目〜８番目も直列接続で選択される。ここで第１のＴｒ列、第１の抵抗列との接続配線は、右の配線の方が長く、バランスを崩している。
【００７９】
これをコンピュータで処理し、Ｔｒ、抵抗の再選択を行ったものが図５である。
トランジスタは、図６では、左から１、２番のＴｒが選択されている状態から、左から２、３番目のＴｒに再選択され、抵抗も、図６のように、１番目〜４番目の抵抗が順に取られているが、図５では、４番目〜１番目と逆方向に再選択されている。従って再選択される事で、配線長が短くなり、更にはペア性を維持しつつ配線長が短くなるように処理されている。
【００８０】
以上、回路図に沿ったパターンが描かれる。
【００８１】
前述したように、マスタースライスは、トリミングするマスタースライスと、トリミングしないマスタースライスに分かれる。
【００８２】
後者のトリミングしないマスタースライスは、当然拡散も含め全て形成され、第一層目のメタルがウェハ全面に被着されて待機している。
【００８３】
一方、前者のトリミングするマスタースライスは、コンタクト孔形成の手前のウェハが用意されている。
【００８４】
例えば、バイポーラ型であれば、全ての拡散領域が形成された状態の元でコンタクト孔を開口し、メタルを形成するもの、コンタクトを開けてからエミッタ拡散またはエミッタイオン注入等の不純物を導入するタイプの二通りに分けられる。
【００８５】
つまり、トリミングしないマスタースライスでは、配線材料を所定のパターンにエッチングするためのパターンが、コンピュータにより生成され、ホトマスクとして用意されている。そしてこのホトマスクにより所定の形状にエッチングされ、配線が施される。
【００８６】
またトリミングする機種では、コンタクト開口用のホトマスク、コンタクトが開口されてから不純物を導入するタイプでは、イオン注入マスク用のホトマスクが用意される。そしてコンタクト形成、マスクを介した不純物の導入、配線の形成が施される。
【００８７】
ここでは一層配線で説明したが、当然２層メタル、３層メタルと多層になるに従い、別途これらに必要なコンタクト用マスク、メタル用ホトマスクが用意され、これを介して処理されることは言うまでもない。
【００８８】
以上、コンピュータによるパターン設計時間が短縮され、しかも配線パターンが短くなるように素子が再選択されることから、ノイズの浸入しにくい構造が実現された半導体集積回路を短納期でユーザに供給できる。
【００８９】
また次のメリットもある。従来、回路の設計者が、抵抗として１．０３ｋΩを使用したいとパターン設計者に指示し、一方、パターン合成の複雑さからこの抵抗値は、実現できないとパターン設計者が判断した場合、回路設計者は、別の抵抗値を妥協して採用し回路設計をし直さなければならない不都合が発生する。しかし本発明では、素子の合成がコンピュータ化されているため、１．０３ｋΩが使えないという不都合が無くなり、回路設計者は、前記妥協がない状態でパターン設計者との情報交換ができ、より信頼性の高い回路を短時間でパターン設計できる。
【００９０】
従って、今までブレッドボードで回路の特性試験を実施していた回路設計者は、このマスタースライスを採用することで、実際のＩＣを使って短時間で高精度の検証をすることも可能となった。
【００９１】
【発明の効果】
本発明によれば、配線長が短くなるように、前記選択された半導体素子から非選択半導体素子へ再選択する事で、配線長が長いために発生するノイズの出入りを防止でき、信頼性の高い半導体集積回路を実現できる。
【００９２】
更には、回路図に沿って素子を選択し、配線が短くなるように素子を再選択するプロセスをコンピュータで自動化することで、設計時間の短縮が実現できる。
【００９３】
特にアナログ回路は、回路が非常に複雑であるため、この配線の最適化をコンピュータ処理することにより、大幅な設計時間の短縮が実現できる。
【００９４】
また前記ブロツクに設けられる電源ラインとＧＮＤラインの間には、前記電源ラインから前記ＧＮＤラインに向かい、且つ少なくとも一列から成る第１の抵抗群、第１のトランジスタ群、第２の抵抗群、第２のトランジスタ群および第３の抵抗群を設け、
前記再選択を、前記各群の中で行う事で、電子回路に沿った選択が可能となり、回路の検証も容易に実施でき、且つ動作の改善が実現できる。
【００９５】
以上、従来、配線長が長くなるため、配線長のアンバランスから発生する改善処理を手作業で実施していたが、所定の条件のインプットで、コンピュータ自動配線がより短縮されて実現でき、設計時間の短縮が実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体集積回路の配置方法を説明する図である。
【図２】本発明の実施の形態である半導体集積回路の配置方法を説明する図である。
【図３】ブロックに収容される回路図の一例を説明する図である。
【図４】半導体集積回路の構成を説明する図である。
【図５】図４のブロック内の素子の選択を説明する図である。
【図６】図４のブロック内の素子の選択を説明する図である。
【図７】ブロック内の素子の選択までのフローを説明する図である。
【図８】ブロック内の素子に割り当てられるポートを説明する図である。
【図９】素子の合成が最小本数となるように演算処理する際の条件を説明する図である。
【図１０】従来の半導体集積回路を説明する図である。
【図１１】従来の半導体集積回路の製造方法を説明する図である。
【図１２】合成時に決定付けられる最小素子本数をどうのようパターニングするかを説明する図である。

Claims (4)

1. 同一特性の抵抗素子から成る抵抗素子群および同一特性のトランジスタ素子から成るトランジスタ素子群が配列されたマスターセルから、前記抵抗素子および前記トランジスタ素子の上層に延在される配線により前記抵抗素子および前記トランジスタ素子を選択して電子回路を構成するものであり、
   形成予定の前記電子回路の情報に基づき、前記電子回路を構成する回路素子の仕様を満たし、前記抵抗素子では、コンピュータでの演算のために、前記抵抗素子の抵抗値の計算の許容誤差、許容誤差の丸め方法および合成する素子の最大個数が設定された情報をもとに、前記抵抗素子群および前記トランジスタ素子群をそれぞれ一方の端部から選択して、コンピュータ内で仮想的に初期配置を行い、
   前記初期配置をもとに、前記抵抗素子群または前記トランジスタ素子群の中からどの素子を選択すれば、前記配線の長さが最短になるか演算して、再選択する素子を決定し、前記初期配置で選択された前記抵抗素子および前記トランジスタ素子から前記再選択された素子に前記配線を再配置する事を特徴とした半導体集積回路の配置方法。
2. マスターセルには、コンデンサ素子群が形成され、前記コンデンサ素子群も初期配置において選択され、前記コンデンサ素子を選択した配線の長さが最短になるように、前記コンデンサ群の中から再選択する素子を決定し、初期配置で選択されたコンデンサ素子から再選択されたコンデンサ素子に前記配線を再配置する請求項1に記載の半導体集積回路の配置方法。
3. 前記配線の長さは、前記配線が接続されるコンタクト領域間を直線距離で計測した値に基づいて決定される請求項１または請求項２に記載の半導体集積回路の配置方法。
4. 前記電子回路は、リニア回路である請求項１、請求項２または請求項３に記載の半導体集積回路の配置方法。

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