JPH0630376B2

JPH0630376B2 - 半導体装置の製造方法

Info

Publication number: JPH0630376B2
Application number: JP56080403A
Authority: JP
Inventors: 荘一伊藤
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-05-27
Filing date: 1981-05-27
Publication date: 1994-04-20
Anticipated expiration: 2009-04-20
Also published as: JPS57196557A

Description

【発明の詳細な説明】本発明は半導体装置の製造方法に係り、特に集積回路構
造に関する。

もとより集積回路基板の配置，配線設計にあっては、諸
制約の中でトランジスタ，抵抗等の素子を配線にて相互
接続することにあるが、素子の形状や配置位置等と、回
路に従ったそれら相互の接続との関連は、集積度の大き
なものになると非常に複雑になり、その全貌を細部に渡
って直観することはもはや人間の頭脳では不可能にな
る。その為、集積回路基板の全体を所定の断片に分解
し、該断片毎に設計したものを継ぎ合わせるという方法
が一般的に用いられている。この、断片に分解する方法
として通常とられるのが、論理機能に着目し、それらの
構成を見て細部に分断してゆくやり方で、ＡＮＤ回路Ｏ
Ｒ回路等の小単位のものから、ＡＬＵ（論理演算ユニッ
ト），レジスタ等の中単位のものが設計上の１つまとま
りとしてよく選ばれ、特に多ビット構成のものではビッ
ト単位にも分解される。この様に論理機能を基準にして
分解が行なわれるのは、それが最もまとまりよく、人間
の頭脳に理解され易いからである。しかし、それはその
まま集積回路に於る配置，配線設計の最適解に直結する
ものではなく、分解の後個々の論理機能相互の、集積回
路基板上への配置のしかたを更に検討しなければならな
い。この検討は、相互間接続配線の量，相互間距離，電
気的な相対的バランス等を考慮しながら、全体の配置，
配線結果が必要最小限の矩形面積になることを目ざして
行なわれる。そして、より好ましい結果を得るために、
配置，配線について試行錯誤がくり返えされるが、ここ
で設計に非常に多くの自由度があると、良い解が得られ
る可能性は多いが、それだけ設計時間を多く費すことが
多く、又ある程度の作業組合せ上の偶然性がある為に、
一定水準の結果を得るに到るまでの所定時間に確実性を
期すことが困難である。すなわち、ここに於て早く，確
実に所望の水準に到達すすべく、設計を収束させる為の
何らかの制約が必要である。一方、逆にマスタ・スライ
ス方式の如く素子の配置位置と、配線を布設するための
領域が、マスタ・スライス基板にて予め決められている
と、特定の位置を通過する配線本数からその制限を越え
ない様に配置配線設計を行なわなければならず、場合に
よっては特定の接続配線が異常に長くなる等の無理が生
じうる。すなわち、ここでは、素子の配置位置，および
配線に要する領域の大きさに融通性が必要である。従来
より、設計する集積回路の規模が大きければ大きいだ
け、この様な問題が顕著に現われた。そして、これらの
設計を自動設計システムに任ねた場合、設計の自由度を
多く与えると、プログラムが莫大なものになって実用的
でなくなる一方、画一化の制約を多く加えると、処理時
間は早くても特に集積度の点で人手による設計に勝る効
果が十分に得られないという欠点を伴っていた。

本発明の目的は、集積回路設計の係る問題点を改善し効
率的な設計を可能とする、半導体装置の製造方法を提供
することにある。

本発明によれば、半導体基板上に所望の機能を有する機
能ブロック及び機能ブロック間を接続する配線を形成し
て半導体装置を構成する半導体装置の製造方法におい
て、半導体基板の主面域をＸ軸及びＹ軸に沿ってそれぞ
れ寸法ｘ及びｙ毎に区切ることにより、回路素子を含む
セルと同じ寸法の区画であって機能ブロックまたは配線
を行う為の機能ブロック以外の部分である配線領域の何
れか一方として用いられるべき多数の区画を設定し、複
数の機能ブロックはセルが配置された区画を複数個含ん
で構成され、かつ機能ブロックおよび配線領域を形成す
るに際し、配線領域が機能ブロック間を接続する配線を
形成するに十分な余裕を有するように、機能ブロックの
配置及び配線領域の形状または配置を前記区画を単位と
して相互に調整したうえで、機能ブロックおよび配線領
域を形成することを特徴とする半導体装置の製造方法を
得る。

本発明によれば、機能ブロックすなわち分割された論理
機能は集積回路基板上に区画ピッチで配置されるので整
理良く設計作業を進めることができる。また、区画の周
期性を利用しているので、自動設計処理とした場合にも
同様に効果的な運用が可能である。

以下本発明を図面を参照しながら詳細に説明する。

第１図は、チップ内部の区画分割を示す平面図で、Ｘ軸
方向，Ｙ軸方向は、夫々寸法ｘ，ｙの等間隔で区画に分
割配置されており、このうち１つの区画は、例えば第１
図の区画１で示される。このような区画の座標は、寸法
ｘ，ｙの何倍かを示すＭｘ，Ｎｙの（Ｍ，Ｎ）を用いて
表現される。例えば第１図の区画１の座標は、第１図の
２の原点（１，１）に対し、（１３，１）であらわされ
る。実際の集積回路基板構造に於て、この区画に対応す
るものはトランジスタ，抵抗等の素子で、その一実施例
を第２図に示す。第２図に於て、区画わく３は第１図の
区画１に対応するもので、この中に夫々トランジスタ
４，５がある。これらは、場合によっては互いに同一形
状である必要はない。電極６，７，８及び９，１０，１
１は、夫々トランジスタ４及び５のベース，エミッタ，
コレクタの電極を示す。この実施例では、２個のトラン
ジスタのみを含むが、これ以外の種々の構成があり得
る。以下、第２図をセルと称す。第２図の点１２は、セ
ル原点を示し、トランジスタ４，５を形成するための各
種形状データの座標はこの原点１２に対し、通常設計の
最小の寸法ピッチで数えて初めて整数倍になる微細な構
造を有する。設計の最上の寸法ピッチは、通常0.1乃至
0.5ミクロンメートルの大きさである。第２図に示すセ
ルは、特にマスタ・スライス方式の場合においては、第
１図に示す全区画に区画わく３を対応させて配置され
る。

第３図(a)乃至第３図(c)は、第２図に示したセル上で構
成される機能ブロックの一実施例を示し、このうち第３
図(a)がパタン図を、第３図(b)がその等価回路図を表わ
す。又、第３図(c)は第３図(a)を記号化した平面図を示
す。第３図(a)に於て、区画わく１３，１４は夫々第１
図の区画１、，第２図の区画３に対応する区画わくで、
２個分を示している。端子１５，１６，１７，１８はト
ランジスタ・ベース入力端子で、回路上はそれぞれ第３
図(b)の入力１５′，１６′，１７′，１８′に対応す
る。端子３０，３１は出力端子で第３図(b)の出力３
０′，３１′に対応する。抵抗１９，２０，２１はそれ
ぞれ第３図(b)の抵抗１９′，２０′，２１′に対応
し、トランジスタ２２乃至２５は第３図(b)の素子２
２′乃至２５′に対応し、端子２６，２７はＧＮＤ電位
供給点、端子２８は−Ｖ_EE電位供給点で、それぞれ第３
図(b)の電源２６′，２７′，２８′に対応する。ま
た、配線２９はＣＭＬ共通エミッタと定電流トランジス
タ２４のコレクタとを接続する第１層配線、３０は前記
出力端子であるが、トランジスタ２３と２５との夫々の
コレクタを結ぶ第２層配線によって形成される。尚、同
図に於て、第１層配線２９はポリシリコン配線として、
抵抗１９乃至２１はポリシリコン抵抗として描かれてい
る。又、第３図(a)の点３２は機能ブロックの原点を示
し、各素子及び配線の形状データは設計の最小の寸法ピ
ッチで数えて始めて整数になる微細な構造を有している
が、第２層配線３０と、機能ブロックの端子１５、１
６，１７，１８，２６，２７，２８，３０，３１は、配
線格子軸を用いての設計を可能ならしめるべく第３図
(c)に＋印で示す配線格子軸の交点即ち格子点上に乗っ
ている。第３図(c)に於ては、第３図(a)の各部に″（ダ
ブル・ダッシュ）を付したもので対応が付けられる。当
該配線格子軸は、第１図に示す個々の区画相互にできる
だけ広範囲で共通しているのが好ましく、特にマスタ・
スライス方式の場合に於てそうである。

さて、第３図(a)等に示す機能ブロックは、その区画わ
く１３，１４（或いは１３″，１４″）が、第１図の区
画にはまる様に、同面域上に配置され、機能ブロック間
の相互間接続は第３図(a)の機能ブロックを用いる例で
は、Ｘ軸方向を主軸とする第２層配線、及びＹ軸方向を
主軸とする第３層配線によって、機能ブロックが配置さ
れていない区画及び機能ブロック上で機能ブロック自身
が同一の配線層，配線を有してない空き格子を利用して
行なわれる。ここに於て、機能ブロックの配置は前記
（Ｍ，Ｎ）座標で扱われ、配線の布設は、前記配線格子
軸に添って行なわれる。

ここで必要な情報は、機能ブロック種類及び機能ブロッ
ク内の端子位置、それに機能ブロック内配線（当例では
第２層，第３層配線のみ）だけであり、素子形状等の細
かい寸法ピッチを有する形状データはここでは不要であ
る。実際、素子形状等が微細パタン化されていて0.1乃
至0.5ミクロンメートピッチであっても、配線格子間隔
は通常それの２０〜１００倍の荒いピッチを有し、さら
に前記（Ｍ，Ｎ）座標は該配線格子ピッチのさらに２〜
１０倍の荒さを有するので、配置配線に関する情報を描
き込む図面は、倍率をさほど大きくとる必要がなく、従
ってチップ寸法が大きな集積回路でも人間が日常の手段
で扱える大きさの図面内にそのかなりの面域を描き込む
ことができる。この効果は、第３図(c)の一実施例を示
した記号化図面を用いることで、さらに促進される。
尚、同図で機能ブロックの配置配線設計に於て必要な情
報は、第２層配線３０″（第２層配線禁止領域として）
と、機能ブロックの端子１５″，１６″，１７″，１
８″，２６″，２７″，２８″，３０″，３１″のみで
ある。

本発明によれば、機能ブロックの配置，位置の交換，移
動や配線用領域の割当て，拡大，縮小等が区画ピッチで
行なえるので、設計操作が至って簡明であり、前記図面
の簡略化，縮小化を果たすことでその効果はさらに増大
し、設計効率は大幅に改善される。そしてこの効果は、
集積回路が大規模化されるだけより大きい。さらに本発
明は、特にマスタ・スライス方式に於て大きな効果を発
揮する。

本発明をマスタ・スライス方式に適用する場合に於て
は、第２図に示したセルは第１図の全区画に同一方向に
配置されてマスタ・スライス基板を構成する。一方、第
３図(a)に示した機能ブロックの中で、トランジスタ２
２乃至２５はマスタ・スライス基板に配置されるので機
能ブロックに入れる必要がない。そして、機能ブロック
の配置，配線処理に於て配線用領域は機能ブロックが配
置されないセル上に設けられる。すなわち配線領域の一
部下層には使用されないトランジスタが存在することに
なる。

さて、従来のマスタ・スライス方式による集積回路構造
では、機能ブロックの配置可能位置と配線専用領域との
区別があり、夫々の制限内で配置配線処理を行なわなけ
ればならないため、特に配線領域が部分的に不足する事
態が生じ、その為に配線の迂回処理を必要とした。しか
し、本発明によれば、迂回処理はもちろんのこと可能で
ある上に、布設されている配線数が少ない区間と飽和し
ている区画がある場合は、区画ピッチで機能ブロックや
配線領域を移動させることにより、配線領域の大きさを
相互に調整することができる。これが、マスタ・スライ
ス方式による配置配線設計に与える効果は非常に大き
く、１つには配線用領域の遊びを少くすることができて
より高集積化することが可能になり、もう１つは機能ブ
ロックという配線にとっての衝害物の移動と、配線自身
の移動との双方で配線の布設調整ができるので設計の能
率をあげることができる。例えば、従来にはマスタ・ス
ライス基板上に論理回路とメモリ回路とを併設する場
合、論理回路部では配線密度が高く場所によって飽和す
る所が生じているのに、メモリ回路部では配線領域の大
部分が使用されないで残るという事態がよく生じたが、
本発明によれば、メモリ回路部では区画ピッチで配線領
域を縮めることで同領域の遊びを無くすことができる。
或いは従来よりマスタ・スライス方式での配置配線では
チップ中央部の配線本数が周辺部に比べて平均的に多く
なる為、中央部の配線用領域をマスタ・スライス基板に
て多めに設定する方法も採られているが、本発明によれ
ば、単に配線領域の大きさ（面積）を飽和箇所近傍で調
整すれば良いことなので、そのような配慮は不要とな
る。さて、マスタ・スライス方式についての以上の効果
は特に自動設定による場合、従来のマスタ・スライスよ
り自由度が大きい為、自動設計での配線未接続の量を減
ずることができ、又それが為に処理時間が早くなるとう
二重の効果を生ずる。

第４図(a)，第４図(b)は、本発明の他の実施例でマスタ
・スライスの２つの品種の機能ブロックの配置と配線と
を、伴にマスタ・スライス基板の共通位置について記し
たもので、機能ブロック３３と配線領域３４とがあり、
区画の境界３５が示されている。尚同図では、多層配線
のうち１つの配線層（Ｘ軸方向）しか記されていない。
実際には同図に加えてＹ軸方向の同図配線層と別の層の
配線がある。第４図(a)と第４図(b)とを比較すると、一
方では配線領域である部分にもう一方では機能ブロック
が配置されているところがある。これが、本発明をマス
タ・スライスに適用した時の１つの特徴であって、配線
量に応じて機能ブロック位置を区画ピッチで変えたこと
を示している。通常のマスタ・スライスでは、配線用領
域と定められた位置に機能ブロックを置くことはできな
い。

さらに本発明は、全体のうちの小単位の部分を構成して
おき、それらの小単位の部分を継ぎ合わせて大きい単位
の部分を構成し、それら大きい単位部分を継ぎ合わせて
全体を構成するといういわゆる階層的設計手法に適した
具体的な集積回路構造をも提示する。第５図はその説明
図で、３６はいくつかの区画からなる小単位の機能ブロ
ックを、３７は小単位の機能ブロック３６の多数よりな
る大単位の機能ブロックを、又区画３８は主に小単位の
機能ブロック３６を相互に配線するのに優先的に用いら
れる配線用領域の１つの部分を、区画３９は主に大単位
の機能ブロック相互を接続する為に用いられる配線用領
域の１つの部分を示し、ライン４０は区画の境界の１部
を示す。ここで、これら小単位の機能ブロック３６も、
その為の配線領域３８も、又、大単位の機能ブロック３
７も、その為の配線領域３９も、伴に共通の区画ピッチ
で配置される。この為に膨大な規模の集積回路でも遂次
整理よく簡明に設計することができ、又特にこの様な集
積回路構造に合わせて、自動設計処理そのものも階層化
し得ることは、各階に於て自動処理がなし得ることから
明白であり、区画の周期性に合わせて効果的に運用でき
る。

このような階層的設計手法は、本発明による集積回路構
造ではマスタ・スライス方式に於ても可能なことは、前
記マスタ・スライスの場合の説明より明白である。

さらに、この階層化は何階にも発展させられることも明
白である。また、区画そのものも階層化し、例えば小単
位の機能ブロックはいくつかの区画からなる第１の上位
区画で、中単位の機能ブロックは第１の上位区画からな
る第２の上位区画で、というように夫々の段階で配置配
線を施して最終的に全体を構成することもできる。この
場合、第１の区画，第２の区画の夫々の大きさは相互に
辺の長さが整数比をとるのが好ましい。

以上、詳しく説明した様に、本発明によれば、集積回路
の配置，配線設計に於て、設計の自由度の大きいものに
対しては設計を早く収束させることができ、又、マスタ
・スライス方式に於てはマスタ・スライス基板による制
約を緩和して集積度を向上させることができるという効
果を得る。また以上のいずれの場合においても、設計を
自動化した場合にも同様に設計の効率化を図ることがで
きる。

【図面の簡単な説明】

第１図は集積回路基板内の区画分割を示す平面図であ
る。第２図は第１図の区画に対するセルの本発明の一実施例
を示す平面図である。第３図(a)乃至第３図(c)は第２図に示したセル上で構成
される機能ブロックの一実施例を示す図で、このうち第
３図(a)はパタン図，第３図(b)は回路図，第３図(c)は
第３図(a)のパタンを記号化して示した平面図である。
尚、第３図(b)に於ては、第３図(a)の該当番号にダッシ
ュを付して示しており、第３図(c)に於ては同じくダブ
ル・ダッシュを付して示している。但し、第３図(b)に
は形状に関する情報即ち第３図(a)の区画わく，ポリシ
リコン配線，原点は記されていない。又、第３図(c)に
於て、十文字は配線格子軸の格子点位置を示すものであ
る。第４図(a)，第４図(b)は本発明をマスタ・スライス方式
の集積回路に適用した場合の一実施例で、２つの品種の
機能ブロック配置と配線とを、伴にマスタ・スライス基
板の共通位置について記した平面図である。尚、同図で
は多層配線のうち１つの配線層しか記されていない。第５図は本発明を階層的設計法に適用した場合の一実施
例を示す平面図である。尚図において、１……区画分割された１つの区画、２…
…区画配列の原点を示す、Ｘ，Ｙ……１つの区画の夫々
Ｘ軸方向，Ｙ軸方向の大きさを示す、３……区画わく、
４，５……トランジスタ、６，７，８，９，１０，１１
……該夫々トランジスタのベース，エミッタ，コレクタ
電極、１２……セル原点、１３，１４……区画わく、１
５，１６，１７，１８……トランジスタ・ベース入力端
子、３０，３１……出力端子、１９，２０，２１……ポ
リシリコン抵抗、２２，２３，２４，２５……トランジ
スタ、２６，２７……ＧＮＤ電位供給点、２８……Ｖ_EE
電位供給点、２９……ＣＭＬ共通エミッタと定電流トラ
ンジスタのコレクタとを結ぶポリシリコン配線、３０…
…前記出力端子であるが第２層配線にて形成されること
を同時に示す線、３２……同機能ブロックの原点、３３
……機能ブロック、３４……配線領域、３５……区画の
境界を夫々代表例で示す、３６……小単位の機能ブロッ
クの１つ、３７……該小単位の機能ブロックの多数より
なる大単位の機能ブロック、３８……主に小単位の機能
ブロックを相互に接続するための配線領域の１部、３９
……主に大単位の機能ブロック相互を接続する為に用い
られる配線用領域の１部、４０……区画の境界の１部を
示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭55−38015（ＪＰ，Ａ) 特開昭56−4265（ＪＰ，Ａ) 特開昭56−21343（ＪＰ，Ａ) 特開昭56−24946（ＪＰ，Ａ) 昭和52年度電子通信学会総合全国大会「416マスタースライス方式ＬＳＩレイアウトモデル」第２〜193頁

Claims

【特許請求の範囲】

【請求項１】半導体基板上に所望の機能を有する機能ブ
ロック及び前記機能ブロック間を接続する配線を形成し
て半導体装置を構成する半導体装置の製造方法におい
て、前記半導体基板の主面域をＸ軸及びＹ軸に沿ってそ
れぞれ寸法ｘ及びｙ毎に区切ることにより、回路素子を
含むセルと同じ寸法の区画であって前記機能ブロックま
たは前記配線を行う為の前記機能ブロック以外の領域で
ある配線領域の何れか一方として用いられるべき多数の
区画を設定し、複数の前記機能ブロックは前記セルが配
置された前記区画を複数個含んで構成され、かつ前記機
能ブロックおよび前記配線領域を形成するに際し、前記
配線領域が前記機能ブロック間を接続する配線を形成す
るに十分な余裕を有するように、前記機能ブロックの配
置及び前記配線領域の形状または配置を前記区画を単位
として相互に調整したうえで、前記機能ブロックおよび
前記配線領域を形成することを特徴とする半導体装置の
製造方法。