JPH0758761B2 - 半導体集積回路チップ - Google Patents
半導体集積回路チップInfo
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- JPH0758761B2 JPH0758761B2 JP59195904A JP19590484A JPH0758761B2 JP H0758761 B2 JPH0758761 B2 JP H0758761B2 JP 59195904 A JP59195904 A JP 59195904A JP 19590484 A JP19590484 A JP 19590484A JP H0758761 B2 JPH0758761 B2 JP H0758761B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は回路密度が著しく改良されたVLSI（超大規模集
積）回路に関し、さらに具体的にはすべてのセルが同一
であるVLSI回路に関する。各セルは最終工程では部分的
に相互接続された多くのトランジスタ、ダイオード及び
抵抗器より成り多くのセルで選択的に所望の論理回路を
与える様になつている。即ちセルは特定の論理回路の形
成に制限されるものではない。
積）回路に関し、さらに具体的にはすべてのセルが同一
であるVLSI回路に関する。各セルは最終工程では部分的
に相互接続された多くのトランジスタ、ダイオード及び
抵抗器より成り多くのセルで選択的に所望の論理回路を
与える様になつている。即ちセルは特定の論理回路の形
成に制限されるものではない。
［従来の技術］ 一般にVLSI装置を製造するためにはまずマスタスライス
と呼ばれる大型チツプが製造される。マスタスライスの
上には多くの論理回路、代表的にはOR、NOR、AND、NAND
及び排他的ORゲート、反転器、マルチプレクサ等が形成
される。1969年McGraw−Hill Book Company刊のR.G.Hib
berd著“Integrated Circuits、A Basic Course for En
igineers and Technicians"にはこの様な装置の一般的
説明がなされている。マスタスライスは一旦貯蔵され、
後にその上の種々の論理回路が所望の構造体をなす様に
相互に配線され、所望のデイジタル処理機能を遂行する
論理回路システムが与えられる様になつている。
と呼ばれる大型チツプが製造される。マスタスライスの
上には多くの論理回路、代表的にはOR、NOR、AND、NAND
及び排他的ORゲート、反転器、マルチプレクサ等が形成
される。1969年McGraw−Hill Book Company刊のR.G.Hib
berd著“Integrated Circuits、A Basic Course for En
igineers and Technicians"にはこの様な装置の一般的
説明がなされている。マスタスライスは一旦貯蔵され、
後にその上の種々の論理回路が所望の構造体をなす様に
相互に配線され、所望のデイジタル処理機能を遂行する
論理回路システムが与えられる様になつている。
この技術は所望の機能を遂行するVLSI装置が形成出来る
とは言え、一個のマスタスライス上のすべての論理回路
がすべての応用で使用されるわけではないという欠点を
有する。即ち或る応用では大部分の論理回路が使用され
ないためにチツプの面積に無駄が生ずる。
とは言え、一個のマスタスライス上のすべての論理回路
がすべての応用で使用されるわけではないという欠点を
有する。即ち或る応用では大部分の論理回路が使用され
ないためにチツプの面積に無駄が生ずる。
米国特許第4255672号は上述の基本的技術に対する改良
を開示している。即ち単一のチツプ上には多くの同じエ
ミツタ結合論理回路の外に論理回路セルのトランジスタ
よりも大きな駆動能力を有する大きなトランジスタより
成る複数の駆動回路が形成されている。この技術は集積
密度に若干の改良を与えたが、駆動装置が面積の大部分
を占める点で大きな欠点がある。通常の論理回路セルと
駆動回路セル間に接続を形成するために複雑な配線技術
を必要とする。なんとなれば論理回路及び駆動回路間の
位置関係がすべての応用に対して最適化されてはいない
からである。
を開示している。即ち単一のチツプ上には多くの同じエ
ミツタ結合論理回路の外に論理回路セルのトランジスタ
よりも大きな駆動能力を有する大きなトランジスタより
成る複数の駆動回路が形成されている。この技術は集積
密度に若干の改良を与えたが、駆動装置が面積の大部分
を占める点で大きな欠点がある。通常の論理回路セルと
駆動回路セル間に接続を形成するために複雑な配線技術
を必要とする。なんとなれば論理回路及び駆動回路間の
位置関係がすべての応用に対して最適化されてはいない
からである。
［発明が解決しようとする問題点］ 本発明の目的はチツプのすべての回路が最大限に利用さ
れ、複雑な配線パターンが必要とされないVLSI回路を与
える事にある。
れ、複雑な配線パターンが必要とされないVLSI回路を与
える事にある。
［問題点を解決するための手段］ 本発明に従う半導体集積回路チツプ（マスタスライス）
は行列マトリツクスに配列された複数個の同一セルより
成る。セルの各々はチツプ表面上に複数の拡散領域を含
み、この拡散領域が能動及び受動半導体装置すなわち素
子を形成するのに使用されている。チツプの初期製造段
階が完了した時点では半導体素子は論理回路を完成して
いなくて、唯トランジスタ（能動素子）及び抵抗器（受
動素子）の如き素子が存在するだけである。これ等の素
子の一部は部分的に相互接続されている。加算器、レジ
スタ、比較器等の高レベルの論理回路システムを含む特
定の論理回路システムに形造られるのはセルを構成して
いる種々の回路素子が完全に相互接続されてからであ
る。
は行列マトリツクスに配列された複数個の同一セルより
成る。セルの各々はチツプ表面上に複数の拡散領域を含
み、この拡散領域が能動及び受動半導体装置すなわち素
子を形成するのに使用されている。チツプの初期製造段
階が完了した時点では半導体素子は論理回路を完成して
いなくて、唯トランジスタ（能動素子）及び抵抗器（受
動素子）の如き素子が存在するだけである。これ等の素
子の一部は部分的に相互接続されている。加算器、レジ
スタ、比較器等の高レベルの論理回路システムを含む特
定の論理回路システムに形造られるのはセルを構成して
いる種々の回路素子が完全に相互接続されてからであ
る。
複数のコネクタがチツプの表面上に形成される。多結晶
ケイ素材料で形成される事が好ましい。これ等のコネク
タがチツプ表面上の平行な列を成して存在する結合領域
（パツド）に選択的に接続されている。これによつてチ
ツプの表面上の結合領域の列と列の間に配線用のチヤン
ネルのための空間が残され、この空間に、後に金属化層
より成る金属コネクタが位置付けられる。
ケイ素材料で形成される事が好ましい。これ等のコネク
タがチツプ表面上の平行な列を成して存在する結合領域
（パツド）に選択的に接続されている。これによつてチ
ツプの表面上の結合領域の列と列の間に配線用のチヤン
ネルのための空間が残され、この空間に、後に金属化層
より成る金属コネクタが位置付けられる。
いくつかのコネクタのいくつかの結合領域は半導体素子
のうちの予め定められたものに結合されているが、結合
領域の大部分は結合されないまま残されていて、最終回
路構成に最大の柔軟性が与えられている。能動及び受動
素子はチツプ上のコネクタの結合領域に整列して形成さ
れ、コネクタの結合領域を結ぶ結合領域の列と列の間に
最大の余地を残し、これにより、後の金属化層生成に適
するようにする事が望ましい。
のうちの予め定められたものに結合されているが、結合
領域の大部分は結合されないまま残されていて、最終回
路構成に最大の柔軟性が与えられている。能動及び受動
素子はチツプ上のコネクタの結合領域に整列して形成さ
れ、コネクタの結合領域を結ぶ結合領域の列と列の間に
最大の余地を残し、これにより、後の金属化層生成に適
するようにする事が望ましい。
好ましい実施例では、各セルは２個のトランジスタ、４
個のダイオード、４個の抵抗器が与えられる。この製造
によつてセルの中の回路素子の利用率が極めて高くな
り、回路素子が所望の最終論理回路システムに接続され
る時に回路素子にほとんど無駄がない。好ましい実施例
において、結合領域は３つの列に沿って配列されてい
る。即ち一本はセルの略中央をその長手方向に走り、２
本はセルの両側上を長手方向に走つている。２つのトラ
ンジスタはセルの一側上の結合領域に整列され、ダイオ
ードはセルの他側上の結合領域と整列している。抵抗器
は略セルの中央を走る結合領域と整列されている。この
場合、既に回路素子の任意のものに接続されていて結合
領域を持たないコネクタの一部はセルの中央のまわり
に、セルの上記２側上の結合領域の列に直交して走る事
が望ましい。４つの抵抗器はコネクタの２つの結合領域
に中央タツプを有する２つの拡散領域として形成され
る。上述の構造を有するチツプは貯蔵出来る。後刻種々
のセルを特に所望の論理回路システム構造に配線したい
場合に、一乃至それ以上の金属化層が形成されて種々の
セルの回路素子及びセルが相互接続される。
個のダイオード、４個の抵抗器が与えられる。この製造
によつてセルの中の回路素子の利用率が極めて高くな
り、回路素子が所望の最終論理回路システムに接続され
る時に回路素子にほとんど無駄がない。好ましい実施例
において、結合領域は３つの列に沿って配列されてい
る。即ち一本はセルの略中央をその長手方向に走り、２
本はセルの両側上を長手方向に走つている。２つのトラ
ンジスタはセルの一側上の結合領域に整列され、ダイオ
ードはセルの他側上の結合領域と整列している。抵抗器
は略セルの中央を走る結合領域と整列されている。この
場合、既に回路素子の任意のものに接続されていて結合
領域を持たないコネクタの一部はセルの中央のまわり
に、セルの上記２側上の結合領域の列に直交して走る事
が望ましい。４つの抵抗器はコネクタの２つの結合領域
に中央タツプを有する２つの拡散領域として形成され
る。上述の構造を有するチツプは貯蔵出来る。後刻種々
のセルを特に所望の論理回路システム構造に配線したい
場合に、一乃至それ以上の金属化層が形成されて種々の
セルの回路素子及びセルが相互接続される。
［実施例］ 第１図を参照するに、本発明の半導体回路チツプの単一
のセルの平面図が示されている。勿論この様なセルは多
数存在しセルは行列マトリツクスとして配列されてい
る。セルはｎ−ケイ素材料から形成された半導体エピタ
キシヤル層10上に存在する。セルは通常の集積回路技術
を使用して製造されたトランジスタ11及び12を含む。例
えばトランジスタ11はエミツタ領域15を有し、これはベ
ース領域13によつて取巻れている。さらにベース領域13
は絶縁材料のチヤンネル停止領域14によつて取巻れてい
る。この構造体は第２図の断面図を参照してより詳細に
説明される。トランジスタ12の構造はトランジスタ11の
ものと同一である。
のセルの平面図が示されている。勿論この様なセルは多
数存在しセルは行列マトリツクスとして配列されてい
る。セルはｎ−ケイ素材料から形成された半導体エピタ
キシヤル層10上に存在する。セルは通常の集積回路技術
を使用して製造されたトランジスタ11及び12を含む。例
えばトランジスタ11はエミツタ領域15を有し、これはベ
ース領域13によつて取巻れている。さらにベース領域13
は絶縁材料のチヤンネル停止領域14によつて取巻れてい
る。この構造体は第２図の断面図を参照してより詳細に
説明される。トランジスタ12の構造はトランジスタ11の
ものと同一である。
４つのダイオードも同様にエピタキシヤル層10の表面上
に形成される。これ等のダイオードのうち第１のものは
陽極57及び陰極56を有し、第２のものは陽極58及び陰極
59、第３のものは陽極61及び陰極60、並びに第４のもの
は陽極63及び陰極64を有する。第１図に示された製造段
階ではどのダイオードも陽極もしくは陰極も他の回路素
子の任意のものに接続されていない。
に形成される。これ等のダイオードのうち第１のものは
陽極57及び陰極56を有し、第２のものは陽極58及び陰極
59、第３のものは陽極61及び陰極60、並びに第４のもの
は陽極63及び陰極64を有する。第１図に示された製造段
階ではどのダイオードも陽極もしくは陰極も他の回路素
子の任意のものに接続されていない。
セルの一側上のトランジスタと他側上のダイオードの間
には、抵抗器として使用される２つの拡散部66及び67が
存在する。拡散部は長方形のセルの長い側に沿つて延び
ている。
には、抵抗器として使用される２つの拡散部66及び67が
存在する。拡散部は長方形のセルの長い側に沿つて延び
ている。
多結晶ケイ素コネクタ17、26、34、40、47及び48が図示
されたパターンとして基板10の表面上に形成される。コ
ネクタ17、26、34、40、47及び48は勿論基板10から絶縁
されている。ただしＸで示された領域を除く。コネクタ
36は一つの端に結合領域37を有し、結合領域35を介して
拡散部66の中点に接続されている。コネクタ17の左端は
結合領域21を介して拡散部66の左端に接続され、コネク
タ17は右方さらに上方に延びて、上端で結合領域16を介
してトランジスタ11のベースに接続されている。コネク
タ17はセルの下側に結合領域19を有する。コネクタ47は
結合領域68からセルの下側に沿つて結合領域62に延び、
次に上方に延びてトランジスタ12のベースと接続され
る。コネクタ47は同様に右端の結合領域44を介して拡散
部67の右端に接続されている。コネクタ26は拡散部66の
右端からセルの上側の結合領域27迄上方に延びている。
結合領域27はトランジスタ11のコレクタ・コンタクト52
と隣接している。同様、にコネクタ40は拡散部67の左端
から上方の結合領域38に延びている。結合領域38はトラ
ンジスタ12のコレクタ・コンタクト53に隣接している。
されたパターンとして基板10の表面上に形成される。コ
ネクタ17、26、34、40、47及び48は勿論基板10から絶縁
されている。ただしＸで示された領域を除く。コネクタ
36は一つの端に結合領域37を有し、結合領域35を介して
拡散部66の中点に接続されている。コネクタ17の左端は
結合領域21を介して拡散部66の左端に接続され、コネク
タ17は右方さらに上方に延びて、上端で結合領域16を介
してトランジスタ11のベースに接続されている。コネク
タ17はセルの下側に結合領域19を有する。コネクタ47は
結合領域68からセルの下側に沿つて結合領域62に延び、
次に上方に延びてトランジスタ12のベースと接続され
る。コネクタ47は同様に右端の結合領域44を介して拡散
部67の右端に接続されている。コネクタ26は拡散部66の
右端からセルの上側の結合領域27迄上方に延びている。
結合領域27はトランジスタ11のコレクタ・コンタクト52
と隣接している。同様、にコネクタ40は拡散部67の左端
から上方の結合領域38に延びている。結合領域38はトラ
ンジスタ12のコレクタ・コンタクト53に隣接している。
第２図を参照するに、第１図の線Ａ−Ａに沿う断面図が
示されている。すべての装置はＰ−型半導体基板71の表
面に形成される。先ず周知の半導体製造方法によつてＰ
−型基板71の上部には添加密度の高いＮ＋型半導体のサ
ブコレクタ領域72が形成される。次に再び周知のエピタ
キシヤル技術によつて添加密度Ｎ−型エピタキシヤル層
73が形成される。この層は第１図のエピタキシヤル層10
に対応する。
示されている。すべての装置はＰ−型半導体基板71の表
面に形成される。先ず周知の半導体製造方法によつてＰ
−型基板71の上部には添加密度の高いＮ＋型半導体のサ
ブコレクタ領域72が形成される。次に再び周知のエピタ
キシヤル技術によつて添加密度Ｎ−型エピタキシヤル層
73が形成される。この層は第１図のエピタキシヤル層10
に対応する。
領域74、75及び86が能動装置間の隔離領域を形成してい
る。Ｐ＋領域86はＮ＋領域72を形成する前にＰ型添加材
料（ホウ素）等を使用して周知の拡散過程で形成されて
いる。領域74及び75は周知の食刻、付着及び酸化過程を
使用して基板71、サブコレクタ72及びエピタキシヤル層
73に向う種々の深さに構成される。領域74及び75は基本
的には酸化ケイ素（SiO2）の如き絶縁材料より成る。ト
ランジスタのベース領域80は周知の拡散及び高温度加熱
サイクルによつてＰ＋型添加材料（例えばホウ素）を拡
散する事によつて形成される。トランジスタのエミツタ
領域81はＮ＋型に添加された多結晶ケイ素層82からＮ型
添加材料（例えばヒ素もしくはリン）を拡散する事によ
つて形成する。層83、84及び78は夫々トランジスタのエ
ミツタ、ベース及びコレクタ領域のためのコンタクト金
属層である。コレクタオーミツク接触領域87が破線で示
されている。これ等の金属層は周知の蒸着過程によつて
アルミニウムもしくは銅の如き高導電性金属を使用して
形成される。多結晶ケイ素層79及び82は第２図に示され
た如く金属層78、83及び84間を接続する層として示され
ていて、第１図に示されたコネクタ17、26、34、40、47
及び48を形成するのに使用される。層76、77及び85は半
導体領域の表面を保護するだけでなくコネクタを互いに
隔離するのに使用される絶縁層である。これ等の絶縁層
は周知の付着及び酸化プロセスによつて形成され、酸化
ケイ素（SiO2）及び窒化ケイ素（Si3N4）の一方または
双方の如き材料から形成出来る。
る。Ｐ＋領域86はＮ＋領域72を形成する前にＰ型添加材
料（ホウ素）等を使用して周知の拡散過程で形成されて
いる。領域74及び75は周知の食刻、付着及び酸化過程を
使用して基板71、サブコレクタ72及びエピタキシヤル層
73に向う種々の深さに構成される。領域74及び75は基本
的には酸化ケイ素（SiO2）の如き絶縁材料より成る。ト
ランジスタのベース領域80は周知の拡散及び高温度加熱
サイクルによつてＰ＋型添加材料（例えばホウ素）を拡
散する事によつて形成される。トランジスタのエミツタ
領域81はＮ＋型に添加された多結晶ケイ素層82からＮ型
添加材料（例えばヒ素もしくはリン）を拡散する事によ
つて形成する。層83、84及び78は夫々トランジスタのエ
ミツタ、ベース及びコレクタ領域のためのコンタクト金
属層である。コレクタオーミツク接触領域87が破線で示
されている。これ等の金属層は周知の蒸着過程によつて
アルミニウムもしくは銅の如き高導電性金属を使用して
形成される。多結晶ケイ素層79及び82は第２図に示され
た如く金属層78、83及び84間を接続する層として示され
ていて、第１図に示されたコネクタ17、26、34、40、47
及び48を形成するのに使用される。層76、77及び85は半
導体領域の表面を保護するだけでなくコネクタを互いに
隔離するのに使用される絶縁層である。これ等の絶縁層
は周知の付着及び酸化プロセスによつて形成され、酸化
ケイ素（SiO2）及び窒化ケイ素（Si3N4）の一方または
双方の如き材料から形成出来る。
添加密度の高いＮ＋領域87は周知の拡散技法によつてＮ
型添加材料をＮ−型の添加エピタキシヤル層73に拡散す
る事によつて形成される。領域87は金属層78によつてト
ランジスタのコレクタ領域に良好なオーミツク・コンタ
クトを与えるものである。
型添加材料をＮ−型の添加エピタキシヤル層73に拡散す
る事によつて形成される。領域87は金属層78によつてト
ランジスタのコレクタ領域に良好なオーミツク・コンタ
クトを与えるものである。
第３図は第１図のセルの概略図である。第３図の参照番
号は第１図に使用されたものと同じであり、対応する素
子を示している。
号は第１図に使用されたものと同じであり、対応する素
子を示している。
第４図は２つの第１図のセルの２つを使用して構成され
た通常のラツチ回路の概略図である。第5A図及び第5B図
は第１図の型の２つの横方向に隣接する２つのセルを相
互接続するのに使用される配線パターンを示した平面図
である。即ち第４図の回路は横方向に隣接するセル上の
第5A図及び第5B図に示された配線パターンを形成する事
によつて簡単に製造する事が出来る。セルと第5A図の配
線パターン間、第5A図の配線パターン及び第5B図の配線
パターン間には絶縁層（図示されず）が形成される。勿
論他の回路配列体の形成も可能であり、第４図の回路並
びに第5A図及び第5B図の対応する配線パターンは単に例
として示されたものである。第5A図でGNDは接地を示
し、DATAIN、Ｃφ、C1、Ａφ、A1及びSIなる入出力記号
は第４図の同一記号に対応している事に注意されたい。
た通常のラツチ回路の概略図である。第5A図及び第5B図
は第１図の型の２つの横方向に隣接する２つのセルを相
互接続するのに使用される配線パターンを示した平面図
である。即ち第４図の回路は横方向に隣接するセル上の
第5A図及び第5B図に示された配線パターンを形成する事
によつて簡単に製造する事が出来る。セルと第5A図の配
線パターン間、第5A図の配線パターン及び第5B図の配線
パターン間には絶縁層（図示されず）が形成される。勿
論他の回路配列体の形成も可能であり、第４図の回路並
びに第5A図及び第5B図の対応する配線パターンは単に例
として示されたものである。第5A図でGNDは接地を示
し、DATAIN、Ｃφ、C1、Ａφ、A1及びSIなる入出力記号
は第４図の同一記号に対応している事に注意されたい。
［発明の効果］ 本発明に従い、同一チツプ上のすべてのセル中の素子が
最大限に利用され、複雑な配線パターンが必要とされな
いVLSI回路が与えられる。
最大限に利用され、複雑な配線パターンが必要とされな
いVLSI回路が与えられる。
第１図は本発明に従う半導電体集積回路チツプの単一の
セルの平面図である。第２図は第１図のチツプの一部を
通して見た断面図である。第３図は第１図のセルの回路
の概略図である。第４図は記憶セルを形成する様に第１
図のセルを２個を互いに配線して形成された回路の概略
図である。第5A図及び第5B図は第１図に示された型の、
２つの横方向に隣接するセルを使用して第４図の回路を
形成する配線パターンの平面図である。 10……ｎ−エピタキシヤル層、11、12……トランジス
タ、13……ベース、14……チヤンネル停止領域、15……
エミツタ領域、17、26、34、40、47、48……コネクタ、
56、57、58、59、60、61、63、64……ダイオード電極、
66、67……拡散部（抵抗器）。
セルの平面図である。第２図は第１図のチツプの一部を
通して見た断面図である。第３図は第１図のセルの回路
の概略図である。第４図は記憶セルを形成する様に第１
図のセルを２個を互いに配線して形成された回路の概略
図である。第5A図及び第5B図は第１図に示された型の、
２つの横方向に隣接するセルを使用して第４図の回路を
形成する配線パターンの平面図である。 10……ｎ−エピタキシヤル層、11、12……トランジス
タ、13……ベース、14……チヤンネル停止領域、15……
エミツタ領域、17、26、34、40、47、48……コネクタ、
56、57、58、59、60、61、63、64……ダイオード電極、
66、67……拡散部（抵抗器）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドイル・イー・ビーテイ、ジユニア アメリカ合衆国ニユーヨーク州ワツピンジ ヤーズ・ホールズ、シヤーウツド・フオレ スト31エフ番地 (72)発明者 ジヨセフ・アール・キヤヴアリア アメリカ合衆国ニユーヨーク州ホープウエ ル・ジヤンクシヨン、ボツクス74、ルーラ ル・ルート７番地 (72)発明者 ガイ・ラバツト アメリカ合衆国ニユーヨーク州ワツピンジ ヤーズ・ホールズ、トー・ロード32番地 (72)発明者 ジヨン・バリオズ アメリカ合衆国ニユーヨーク州ホープウエ ル・ジヤンクシヨン、デイアウツド・ドラ イブ（番地なし) (72)発明者 アキレス・エイ・サリス アメリカ合衆国ニユーヨーク州フイシユキ ル、ルート52、フイシユキル・パーク・ア パートメント６ジー番地 (56)参考文献 特開 昭54−83787（ＪＰ，Ａ) 特開 昭52−82191（ＪＰ，Ａ) 特開 昭57−196557（ＪＰ，Ａ)
Claims (1)
- 【請求項１】各々がチツプの表面に能動及び受動半導体
素子を形成するための複数の拡散領域を前記能動及び受
動半導体素子の夫々が列を成すように含むマトリクス状
に配列された複数のセルと、 前記能動及び受動半導体素子の夫々の列上に、実質的に
平行に少なくとも２列を成して当該列間に配線のための
実質的な間隔を有するように前記チツプの表面上に形成
された、前記能動及び受動半導体素子並びに配線への接
続を可能にする複数の結合領域と、 前記結合領域の列と列の間の前記チツプの表面上に、前
記結合領域の各列の選択された前記結合領域まで延在し
て相互接続できるパターンに形成された複数の導電性コ
ネクタと、 を備え予め定められた回路構成が形成されるように、前
記能動及び受動半導体素子を選択的に配線可能としたこ
とを特徴とする半導体集積回路チツプ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US56702083A | 1983-12-30 | 1983-12-30 | |
| US567020 | 1995-12-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60148145A JPS60148145A (ja) | 1985-08-05 |
| JPH0758761B2 true JPH0758761B2 (ja) | 1995-06-21 |
Family
ID=24265411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59195904A Expired - Lifetime JPH0758761B2 (ja) | 1983-12-30 | 1984-09-20 | 半導体集積回路チップ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0151267B1 (ja) |
| JP (1) | JPH0758761B2 (ja) |
| DE (1) | DE3473093D1 (ja) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3365707A (en) * | 1967-06-23 | 1968-01-23 | Rca Corp | Lsi array and standard cells |
| US4032962A (en) * | 1975-12-29 | 1977-06-28 | Ibm Corporation | High density semiconductor integrated circuit layout |
| NL185431C (nl) * | 1977-05-31 | 1990-04-02 | Fujitsu Ltd | Geintegreerde halfgeleiderschakeling, omvattende een halfgeleiderlichaam met ten minste twee basisschakelingen van complementaire veldeffekttransistoren met geisoleerde stuurelektrode. |
| CA1102009A (en) * | 1977-09-06 | 1981-05-26 | Algirdas J. Gruodis | Integrated circuit layout utilizing separated active circuit and wiring regions |
| JPS5483787A (en) * | 1977-12-16 | 1979-07-04 | Fujitsu Ltd | Master slice semiconductor device |
| US4295149A (en) * | 1978-12-29 | 1981-10-13 | International Business Machines Corporation | Master image chip organization technique or method |
| JPS55163859A (en) * | 1979-06-07 | 1980-12-20 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0630376B2 (ja) * | 1981-05-27 | 1994-04-20 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1984
- 1984-09-20 JP JP59195904A patent/JPH0758761B2/ja not_active Expired - Lifetime
- 1984-12-11 EP EP19840115019 patent/EP0151267B1/en not_active Expired
- 1984-12-11 DE DE8484115019T patent/DE3473093D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3473093D1 (en) | 1988-09-01 |
| JPS60148145A (ja) | 1985-08-05 |
| EP0151267B1 (en) | 1988-07-27 |
| EP0151267A1 (en) | 1985-08-14 |
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