JPS61120457A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61120457A JPS61120457A JP59240684A JP24068484A JPS61120457A JP S61120457 A JPS61120457 A JP S61120457A JP 59240684 A JP59240684 A JP 59240684A JP 24068484 A JP24068484 A JP 24068484A JP S61120457 A JPS61120457 A JP S61120457A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
- H01L27/1028—Double base diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野］
この発明は、半導体集積回路技術さらには論理ゲート回
路を構成する素子のレイアウトに適用して特に有効な技
術に関するもので１例えばエミッタ・カップルド・ロジ
ック回路・（もしくはカレント・モード・ロジック回路
）のような論理ゲート回路における素子および配線のレ
イアウトに利用して有効な技術に関する。
路を構成する素子のレイアウトに適用して特に有効な技
術に関するもので１例えばエミッタ・カップルド・ロジ
ック回路・（もしくはカレント・モード・ロジック回路
）のような論理ゲート回路における素子および配線のレ
イアウトに利用して有効な技術に関する。
［背景技術］
論理ＬＳＩ（大規模集積回路）を構成する基本ゲート回
路として１例えば第１図に示すようなエミッタ・カップ
ルド・ロジック回路（以下ＥＣＬ回路と称する）が知ら
れている。このようなＥＣＬ回路を基本ゲート回路とし
てゲートアレイのような論理ＬＳＩを構成する場合、ゲ
ートアレイは一般に集積度が高く、素子寸法もかなり小
さいので、素子の構造やレイアウトにそれほど神経を使
わなくとも、回路が充分に高速動作するものと考えられ
ていた。
路として１例えば第１図に示すようなエミッタ・カップ
ルド・ロジック回路（以下ＥＣＬ回路と称する）が知ら
れている。このようなＥＣＬ回路を基本ゲート回路とし
てゲートアレイのような論理ＬＳＩを構成する場合、ゲ
ートアレイは一般に集積度が高く、素子寸法もかなり小
さいので、素子の構造やレイアウトにそれほど神経を使
わなくとも、回路が充分に高速動作するものと考えられ
ていた。
そのため、従来、ＥＣＬ回路を基本ゲート回路とするゲ
ートアレイに使用される素子は１例えば日経エレクトロ
ニクス、１９８１年９月２８日号（Ｎｏ、２７４）第１
２２頁に示されているような一般的な縦型バイポーラト
ランジスタが使用されていた。また、ＥＣＬ回路内の素
子のレイアウトは、例えば特願昭５８−１２３２７４号
に開示されているように、主として配線のし易さ特に電
源ラインへの接続を容易に行なえるようにするという観
点に立って行なわれていた。
ートアレイに使用される素子は１例えば日経エレクトロ
ニクス、１９８１年９月２８日号（Ｎｏ、２７４）第１
２２頁に示されているような一般的な縦型バイポーラト
ランジスタが使用されていた。また、ＥＣＬ回路内の素
子のレイアウトは、例えば特願昭５８−１２３２７４号
に開示されているように、主として配線のし易さ特に電
源ラインへの接続を容易に行なえるようにするという観
点に立って行なわれていた。
しかしながら、最近においては、ゲートアレイにおいて
も、さらに高速動作する論理ゲート回路が要望されるよ
うになって来た。
も、さらに高速動作する論理ゲート回路が要望されるよ
うになって来た。
［発明の目的］
この発明の目的は、ゲートアレイのような論理ＬＳＩを
構成するＥＣＬ回路等の論理ゲート回路を高速化できる
ようなレイアウト技術を提供することにある。
構成するＥＣＬ回路等の論理ゲート回路を高速化できる
ようなレイアウト技術を提供することにある。
この発明の他の目的は、論理ゲート回路内の信号線の配
線に苦慮することなく、配線の設計が行なえるようなレ
イアウト技術を提供することにある。
線に苦慮することなく、配線の設計が行なえるようなレ
イアウト技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、論理ゲート回路を構成するクラスタ・トラン
ジスタを、２つのベース電極を有するダブルベース構造
とすることにより、ベース抵抗を下げてやるとともに、
実質的なコレクタ領域となるＮ十埋込層をその上のベー
ス領域に対応した最小の大きさに形成することにより、
コレクタ・基板間の寄生容量を小さくして、トランジス
タの動作速度およびｆ〒（ゲインが“１”になるときの
周波数）を向上させ、これによって論理ＬＳｆを構成す
る論理ゲート回路を高速化するという上記目的を達成す
る。
ジスタを、２つのベース電極を有するダブルベース構造
とすることにより、ベース抵抗を下げてやるとともに、
実質的なコレクタ領域となるＮ十埋込層をその上のベー
ス領域に対応した最小の大きさに形成することにより、
コレクタ・基板間の寄生容量を小さくして、トランジス
タの動作速度およびｆ〒（ゲインが“１”になるときの
周波数）を向上させ、これによって論理ＬＳｆを構成す
る論理ゲート回路を高速化するという上記目的を達成す
る。
また１ｗｉ理ゲート回路を構成するクラスタ・トランジ
スタをダブルベース構造とし、かつコレクタ領域となる
Ｎ″′″埋込層を最小の大きさとしたことにより、クラ
スタ・トランジスタの各コレクタ間と各エミッタ間の接
続を二層の配線層によらなければならない不具合を、一
方の配線層としてポリシリコン層を用いることにより、
他のアルミ配線層からなる接続線を追加しなくてもよい
ようにし、これによって高速動作可能にされた論理ゲー
ト回路内の配線の設計も容易に行なえるようにするとい
う上記目的を達成するものである。
スタをダブルベース構造とし、かつコレクタ領域となる
Ｎ″′″埋込層を最小の大きさとしたことにより、クラ
スタ・トランジスタの各コレクタ間と各エミッタ間の接
続を二層の配線層によらなければならない不具合を、一
方の配線層としてポリシリコン層を用いることにより、
他のアルミ配線層からなる接続線を追加しなくてもよい
ようにし、これによって高速動作可能にされた論理ゲー
ト回路内の配線の設計も容易に行なえるようにするとい
う上記目的を達成するものである。
［実施例］
第２図〜第４図は、本発明をＥＣＬ回路に適用した場合
の入力クラスタ・トランジスタすなわち第１図において
破線Ａで囲まれた回路部分の構成の一実施例を示す。
の入力クラスタ・トランジスタすなわち第１図において
破線Ａで囲まれた回路部分の構成の一実施例を示す。
この実施例では、第１図に示す３人カタイプのＥＣＬ回
路に対応して３個の入力クラスタ・トランジスタＱ１１
〜Ｑ１３が設けられている。そして、各トランジスタＱ
１ｘ〜Ｑｔ３は、それぞれダブルベース構造すなわちエ
ミッタ領域Ｅ１．Ｅ２、Ｅ３を挟むようにして、その両
側に一対のべ一入引出し領域Ｂ１１ｅＢ１２とＢ２１＋
Ｂ２２；Ｂ５１ｔＢ３２が配設されている。これによっ
て、各トランジスタＱｌｌ〜Ｑ１３におけるベース抵抗
が低減され、トランジスタの動作速度が向上される。
路に対応して３個の入力クラスタ・トランジスタＱ１１
〜Ｑ１３が設けられている。そして、各トランジスタＱ
１ｘ〜Ｑｔ３は、それぞれダブルベース構造すなわちエ
ミッタ領域Ｅ１．Ｅ２、Ｅ３を挟むようにして、その両
側に一対のべ一入引出し領域Ｂ１１ｅＢ１２とＢ２１＋
Ｂ２２；Ｂ５１ｔＢ３２が配設されている。これによっ
て、各トランジスタＱｌｌ〜Ｑ１３におけるベース抵抗
が低減され、トランジスタの動作速度が向上される。
また、上記各トランジスタＱｌｌ〜Ｑ１３を構成するエ
ミッタ領域Ｅ１〜Ｅ３とベース引出し領域Ｂ１１＋８１
２〜Ｂ５１ｐＢ３２は、同図に示すように直線的に並ん
で配設され、ベース引出し領域Ｂ１．２とＢ２１との間
およびＢ２２とＢ３１との間には、トランジスタＱｌｌ
とＱ１２の共通のコレクタ引出し領域Ｃ１２およびトラ
ンジスタＱ１２とＱ１３の共通のコレクタ引出し領域Ｃ
２３が配設されている。そして、これらのベース、エミ
ッタおよびコレクタの各引出し領域を含むようにして１
図中破線で示すように比較的細長いＮ“埋込層（後述）
からなるコレクタ領域Ｃが形成されている。
ミッタ領域Ｅ１〜Ｅ３とベース引出し領域Ｂ１１＋８１
２〜Ｂ５１ｐＢ３２は、同図に示すように直線的に並ん
で配設され、ベース引出し領域Ｂ１．２とＢ２１との間
およびＢ２２とＢ３１との間には、トランジスタＱｌｌ
とＱ１２の共通のコレクタ引出し領域Ｃ１２およびトラ
ンジスタＱ１２とＱ１３の共通のコレクタ引出し領域Ｃ
２３が配設されている。そして、これらのベース、エミ
ッタおよびコレクタの各引出し領域を含むようにして１
図中破線で示すように比較的細長いＮ“埋込層（後述）
からなるコレクタ領域Ｃが形成されている。
これによって、Ｎ＋埋込層からなるコレクタ領域Ｃが最
小面積になって、コレクタ・基板間の寄主容量（接合容
量）Ｃｒｓが最小番こされ、トランジスタの動作速度お
よびｆＴが向上される。
小面積になって、コレクタ・基板間の寄主容量（接合容
量）Ｃｒｓが最小番こされ、トランジスタの動作速度お
よびｆＴが向上される。
しかして、上記のように３個の入力クラスタ・トランジ
スタＱ１１〜Ｑ１３をダブルベース構造とし、かつ第２
図のようなレイアウトにすると。
スタＱ１１〜Ｑ１３をダブルベース構造とし、かつ第２
図のようなレイアウトにすると。
各トランジスタのペース引出し領域Ｂ１１ｙＢ１２とＢ
２１＊Ｂ２２間・Ｂ３１＊Ｂ３２問および各トランジス
タのエミッタ領域Ｅ、ｊ Ｅ２ ｓ Ｅａ間とコレクタ
引出し領域Ｃｌ２ｙＣ２３をアルミ配線によって接続さ
せようとしたときに、どうしてもアルミ配線同士が交叉
してしまうことになる。
２１＊Ｂ２２間・Ｂ３１＊Ｂ３２問および各トランジス
タのエミッタ領域Ｅ、ｊ Ｅ２ ｓ Ｅａ間とコレクタ
引出し領域Ｃｌ２ｙＣ２３をアルミ配線によって接続さ
せようとしたときに、どうしてもアルミ配線同士が交叉
してしまうことになる。
そのため、第２図のような素子のレイアウトでは。
二層配線を利用するか、第５図に破線Ｃ′で示すように
、コレクタ領域となるＮ−１″埋込をエミッタ接続線Ｌ
ｅよりも外側に突出するように形成しなければならない
。
、コレクタ領域となるＮ−１″埋込をエミッタ接続線Ｌ
ｅよりも外側に突出するように形成しなければならない
。
しかし、そのようにコレクタ領域を広く形成すると、コ
レクタ・基板間の寄生容量ＣＴＳが大きくなって、せっ
かくトランジスタＱｌｌ〜Ｑ１３をダブルベース構造と
することによって動作速度を向上させるようにした効果
が減殺されてしまう。
レクタ・基板間の寄生容量ＣＴＳが大きくなって、せっ
かくトランジスタＱｌｌ〜Ｑ１３をダブルベース構造と
することによって動作速度を向上させるようにした効果
が減殺されてしまう。
一方、アルミの二層配線技術゛を利用して、−着目（も
しくは二層目）のアルミ配線層でエミッタＥ、ｔ Ｅ２
ｔ Ｅ３間を接続し、二層目（もしくは一層目）のア
ルミ配線層でコレクタ引出し領域Ｃｌ２ｐＣ２３間を接
続させた場合には、アルミ配線パターンの設計の自由度
が制限されてしまう。
しくは二層目）のアルミ配線層でエミッタＥ、ｔ Ｅ２
ｔ Ｅ３間を接続し、二層目（もしくは一層目）のア
ルミ配線層でコレクタ引出し領域Ｃｌ２ｐＣ２３間を接
続させた場合には、アルミ配線パターンの設計の自由度
が制限されてしまう。
つまり、ゲートアレイのようなカスタムＬＳＩでは、マ
トリックス状に配設された基本ゲート回路ブロックと平
行に、各配線層ごとに配線形成のためのチャンネル（配
線を形成可能な領域で各配線層で直交する方向に設けら
れる）が用意され、このチャンネルを利用して各ゲート
間を接続する信号線を形成する配線の設計が行なわれる
ようになっている。そのため、上記のごとく各ゲート回
路ブロック内でその素子間の接続のためにアルミ配線を
用いると、設計上その配線が形成されたチャンネルは、
ゲート回路間を接続する信号線を形成するために使用す
ることができない。
トリックス状に配設された基本ゲート回路ブロックと平
行に、各配線層ごとに配線形成のためのチャンネル（配
線を形成可能な領域で各配線層で直交する方向に設けら
れる）が用意され、このチャンネルを利用して各ゲート
間を接続する信号線を形成する配線の設計が行なわれる
ようになっている。そのため、上記のごとく各ゲート回
路ブロック内でその素子間の接続のためにアルミ配線を
用いると、設計上その配線が形成されたチャンネルは、
ゲート回路間を接続する信号線を形成するために使用す
ることができない。
その結果、信号線として使用できるチャンネル数が減少
され、配線設計の自由度が制限されてし・まう、そこで
、この実施例では、各入力クラスタ・トランジスタＱ１
１〜Ｑ１３におけるベース引出し領域Ｂ１１＋８１２間
・Ｂ２１ｔＢ２２問および８３１＋８３２間の接続と各
トランジスタＱ１１〜Ｑ１３のエミッタ領域Ｅ１ ＊
Ｅ２ ＋ Ｅ３の接続をそれぞれ一層目のアルミ接続線
Ｌｌ ｔ 、Ｌ２ｇＬ３およびＬ ８０−Ｌ ｅ ３で
行なう。また、各コレクタ引出し領域Ｃ１２およびＣ２
３に接触されたアルミ引出し線Ｌ４＋Ｌ、６と、一端が
図示しない負荷抵抗（Ｑｌ、〜Ｑ１３のコレクタ抵抗）
Ｒｃｌに接続されたアルミ配線Ｌ６とを低抵抗のポリシ
リコン層Ｐで接続させる。これによって、アルミの二層
配線技術もしくは二層目の配線層形成のためのチャンネ
ルを使用することなく一層目のアルミ配線層のみで、し
かもコレクタ領域（Ｎ −１−埋込層）を第５図のごと
く広げることなく、ダブルベース構造の上記入力クラス
タ・トランジスタロ１□〜Ｑ、ａ間の接続を行なうこと
ができるようにされている。
され、配線設計の自由度が制限されてし・まう、そこで
、この実施例では、各入力クラスタ・トランジスタＱ１
１〜Ｑ１３におけるベース引出し領域Ｂ１１＋８１２間
・Ｂ２１ｔＢ２２問および８３１＋８３２間の接続と各
トランジスタＱ１１〜Ｑ１３のエミッタ領域Ｅ１ ＊
Ｅ２ ＋ Ｅ３の接続をそれぞれ一層目のアルミ接続線
Ｌｌ ｔ 、Ｌ２ｇＬ３およびＬ ８０−Ｌ ｅ ３で
行なう。また、各コレクタ引出し領域Ｃ１２およびＣ２
３に接触されたアルミ引出し線Ｌ４＋Ｌ、６と、一端が
図示しない負荷抵抗（Ｑｌ、〜Ｑ１３のコレクタ抵抗）
Ｒｃｌに接続されたアルミ配線Ｌ６とを低抵抗のポリシ
リコン層Ｐで接続させる。これによって、アルミの二層
配線技術もしくは二層目の配線層形成のためのチャンネ
ルを使用することなく一層目のアルミ配線層のみで、し
かもコレクタ領域（Ｎ −１−埋込層）を第５図のごと
く広げることなく、ダブルベース構造の上記入力クラス
タ・トランジスタロ１□〜Ｑ、ａ間の接続を行なうこと
ができるようにされている。
次に、第３図は第２図におけるｍ−ｍ’線に沿った断面
図である。
図である。
Ｐ型車結晶シリコンのような半導体基板１の上には、予
め３個の入力クラスタ・トランジスタＱ１１〜Ｑ１ｓが
形成されるべき部分に対応して連続したＮ＋埋込層２が
選択的に形成されている。
め３個の入力クラスタ・トランジスタＱ１１〜Ｑ１ｓが
形成されるべき部分に対応して連続したＮ＋埋込層２が
選択的に形成されている。
また、各素子間および各素子のベース領域とコレクタ引
出し領域間には、比較的厚いフィールド酸化膜３が形成
されている。
出し領域間には、比較的厚いフィールド酸化膜３が形成
されている。
そして、上記Ｎ＋埋込層２の上には、Ｎ−型エピタキシ
ャル層４が形成され、このＮ−型エピタキシャル層４に
対して選択的にＰ型不純物を浅く導入することによって
、トランジスタＱ１□、ＱｘｚｔＱｔａのべ゛−ス領域
となるＰ型半導体領域５ａｔ５ｂ＊５ｃがそれぞれ形成
されている。また、上記Ｎ−型エピタキシャル層（４）
に対して選択的にＮ型不純物を、Ｎ＋埋込層２に達する
よう深く導入することによってトランジスタｑｉｘとＱ
ｌ２の共通のコレクタ引出し領域Ｃ１２となるＮ型半導
体領域６ａと、トランジスタＱ１．とＱｌ３の共通コレ
クタ引出し領域Ｃ２３となるＮ型半導体領域６ｂとが形
成されている。さらに、上記Ｐ型半導体領域５ ａ、
５ ｂｙ ５ ｃの上には、それぞれトランジスタＱｘ
ｓ ｖ Ｑｌ ２１ Ｑｔ ３のエミッタ領域となる
浅いＮ型半導体領域７ａ、７ｂ、７ｃが選択的イオン打
込み等によって形成されている。
ャル層４が形成され、このＮ−型エピタキシャル層４に
対して選択的にＰ型不純物を浅く導入することによって
、トランジスタＱ１□、ＱｘｚｔＱｔａのべ゛−ス領域
となるＰ型半導体領域５ａｔ５ｂ＊５ｃがそれぞれ形成
されている。また、上記Ｎ−型エピタキシャル層（４）
に対して選択的にＮ型不純物を、Ｎ＋埋込層２に達する
よう深く導入することによってトランジスタｑｉｘとＱ
ｌ２の共通のコレクタ引出し領域Ｃ１２となるＮ型半導
体領域６ａと、トランジスタＱ１．とＱｌ３の共通コレ
クタ引出し領域Ｃ２３となるＮ型半導体領域６ｂとが形
成されている。さらに、上記Ｐ型半導体領域５ ａ、
５ ｂｙ ５ ｃの上には、それぞれトランジスタＱｘ
ｓ ｖ Ｑｌ ２１ Ｑｔ ３のエミッタ領域となる
浅いＮ型半導体領域７ａ、７ｂ、７ｃが選択的イオン打
込み等によって形成されている。
また、上記３個の入力クラスタ・トランジスタＱ１１〜
Ｑ１３の周囲のフィールド酸化膜３の下、すなわち第３
図のＮ＋埋込層２の両側には、第１図における比較用ト
ランジスタＱ２やエミッタ・フォロワ用トランジスタＱ
３．Ｑ４など他の素子との分離を行なうＰ＋型領域８が
、酸化膜３の形成前に形成されている。
Ｑ１３の周囲のフィールド酸化膜３の下、すなわち第３
図のＮ＋埋込層２の両側には、第１図における比較用ト
ランジスタＱ２やエミッタ・フォロワ用トランジスタＱ
３．Ｑ４など他の素子との分離を行なうＰ＋型領域８が
、酸化膜３の形成前に形成されている。
そして、上記各コレクタ引出し領域６ａ、６ｂ上には、
第２図におけるコレクタ引出し線Ｌ４ＦＬ６となるアル
ミ配線層９ａ、９ｂが、また各エミッタ領域７ａ〜７ｃ
上には、これらを互いに接続させるためのアルミ接続線
Ｌｅ１〜Ｌｅ３となるアルミ配線層９ｃ、９ｄ、９ｅが
形成され、そこに形成されたコンタクトホールにて各半
導体領域表面に接触されている。
第２図におけるコレクタ引出し線Ｌ４ＦＬ６となるアル
ミ配線層９ａ、９ｂが、また各エミッタ領域７ａ〜７ｃ
上には、これらを互いに接続させるためのアルミ接続線
Ｌｅ１〜Ｌｅ３となるアルミ配線層９ｃ、９ｄ、９ｅが
形成され、そこに形成されたコンタクトホールにて各半
導体領域表面に接触されている。
また、上記各エミッタ領域７ａ〜７ｃに接触されたアル
ミ接続線９ｃ〜９ｅの両側方には、ベース領域５ａ〜５
ｃの表面の酸化膜１ｏを選択的に除去して形成した一対
のコンタクトホールにて。
ミ接続線９ｃ〜９ｅの両側方には、ベース領域５ａ〜５
ｃの表面の酸化膜１ｏを選択的に除去して形成した一対
のコンタクトホールにて。
各ベース領域それぞれにおいてそれらを互いに接続させ
るアルミ接続線Ｌ １ ｒ Ｌ ２ ｙ Ｌ ３となる
アルミ配線層９ｆ、９ｇ、９ｈが形成され、接触されて
いる。
るアルミ接続線Ｌ １ ｒ Ｌ ２ ｙ Ｌ ３となる
アルミ配線層９ｆ、９ｇ、９ｈが形成され、接触されて
いる。
このようにして、各トランジスタＱ１１〜Ｑ１３ごとに
２つのベース電極が形成されることにより、ベース抵抗
の小さなダブルベース構造が実現される。
２つのベース電極が形成されることにより、ベース抵抗
の小さなダブルベース構造が実現される。
上記各アルミ配線層９ａ〜９ｈは、特に制限されないが
、−１層目のアルミニウム層によって形成されている。
、−１層目のアルミニウム層によって形成されている。
ただし、第３図に示す符号９０〜９ｈで示されている部
分をポリシリコン層で形成し。
分をポリシリコン層で形成し。
このポリシリコン層からの不純物拡散で各半導体領域５
ａ〜５ｃ、７ａ〜７ｃを形成するとともに、それらのポ
リシリコン電極の上に接続線Ｌ１〜Ｌ３およびＬ ａ
１〜Ｌｅ３となるアルミ配線層を形成するようにしても
よい、これによって、グラフトベース構造やＳＳＴ （
スパー・セルフアライメント・トランジスタ）構造のト
ランジスタを形成することができる。
ａ〜５ｃ、７ａ〜７ｃを形成するとともに、それらのポ
リシリコン電極の上に接続線Ｌ１〜Ｌ３およびＬ ａ
１〜Ｌｅ３となるアルミ配線層を形成するようにしても
よい、これによって、グラフトベース構造やＳＳＴ （
スパー・セルフアライメント・トランジスタ）構造のト
ランジスタを形成することができる。
次に、第４図は、第２図におけるＩＶ−ＩＶ’線に沿っ
た断面図を示す。
た断面図を示す。
上記入力クラスタ・トランジスタＱ１２とＱｌ３の共通
コレクタ引出し領域６ｂに隣接して基板１の主面上に形
成された比較的面積の広いフィールド酸化膜３上には、
ＣＶＤ法（ケミカル・ベイパー・デポジション法）等に
よって、ポリシリコン層１０が例えばトランジスタＱｌ
ｌ〜Ｑ１３の負荷抵抗Ｒｃｔ（第１図参照）を構成する
ポリシリコン層（図示省略）と同時に形成されている。
コレクタ引出し領域６ｂに隣接して基板１の主面上に形
成された比較的面積の広いフィールド酸化膜３上には、
ＣＶＤ法（ケミカル・ベイパー・デポジション法）等に
よって、ポリシリコン層１０が例えばトランジスタＱｌ
ｌ〜Ｑ１３の負荷抵抗Ｒｃｔ（第１図参照）を構成する
ポリシリコン層（図示省略）と同時に形成されている。
そして、負荷抵抗Ｒｃ１となるポリシリコン層上は、そ
のままノンドープ層として残るようにマスクをかけて、
Ｎ型不純物のイオン打込みを行なうことにより、上記ポ
リシリコン層ＩＯにＮ型不純物が導入され、低抵抗化さ
れている。
のままノンドープ層として残るようにマスクをかけて、
Ｎ型不純物のイオン打込みを行なうことにより、上記ポ
リシリコン層ＩＯにＮ型不純物が導入され、低抵抗化さ
れている。
上記ポリシリコン層ｌＯの上には、ＰＳＧ膜（リン・ケ
イ酸ガラス膜）のような層間絶縁膜１１が形成され、こ
の眉間絶縁膜１１に選択エツチングによりスルーホール
１２ ａ ｒ １２ ｂ ？ １２ ｃが形成され
ている。そして、眉間絶縁膜１１の上には、アルミニウ
ム層が蒸着され、それをバターニングすることにより、
アルミ接続線ＬＩ５＋Ｌ６およびＬｅ□となるアルミ配
線層９ ｉ ＋ ９ Ｊ ＊ ９ ｂが形成されている
。
イ酸ガラス膜）のような層間絶縁膜１１が形成され、こ
の眉間絶縁膜１１に選択エツチングによりスルーホール
１２ ａ ｒ １２ ｂ ？ １２ ｃが形成され
ている。そして、眉間絶縁膜１１の上には、アルミニウ
ム層が蒸着され、それをバターニングすることにより、
アルミ接続線ＬＩ５＋Ｌ６およびＬｅ□となるアルミ配
線層９ ｉ ＋ ９ Ｊ ＊ ９ ｂが形成されている
。
このうち他端が負荷抵抗Ｒｃｌに接続されるアルミ配線
層９１の一端は、スルーホール１２ａにて上記ポリシリ
コン層１０の端部（図面では左端）に接触され、アルミ
配線層９ｂの一端は、スルーホール１２ｂにてポリシリ
コンぞ１０の他端（右端）に接触されている。また、ア
ルミ配線層９ｂの他端は、スルーホール（コンタクトホ
ール）１２ｃにて、トランジスタＱ１２とＱｌ３の共通
コレクタ引出し領域６ｂの表面に接触されている。
層９１の一端は、スルーホール１２ａにて上記ポリシリ
コン層１０の端部（図面では左端）に接触され、アルミ
配線層９ｂの一端は、スルーホール１２ｂにてポリシリ
コンぞ１０の他端（右端）に接触されている。また、ア
ルミ配線層９ｂの他端は、スルーホール（コンタクトホ
ール）１２ｃにて、トランジスタＱ１２とＱｌ３の共通
コレクタ引出し領域６ｂの表面に接触されている。
これによって、トランジスタＱｌｌ〜Ｑ１３のコレクタ
領域６ｂ（６ａ）がアルミ配線層９ｂ、ポリシリコン層
ｌＯそしてアルミ配線層９１を介して、図示しない負荷
抵抗Ｒｃ １に接続される。
領域６ｂ（６ａ）がアルミ配線層９ｂ、ポリシリコン層
ｌＯそしてアルミ配線層９１を介して、図示しない負荷
抵抗Ｒｃ １に接続される。
このように、この実施例では、各エミッタ領域７ａ〜７
ｃ（Ｅｌ〜Ｅｓ）間を接続するアルミ配線層９ｊ （
Ｌｅｏ）と交叉する部分で、ポリシリコン層１０によっ
てアルミ配線層９ｂと９１の橋渡しが行なわれているの
で、コレクタ領域（Ｎ −１−埋込層２）を、第５図に
示すようにアルミ接続線Ｌａｏ （９ｊ）の外側まで
延長させたり、二層目のアルミ配線層を使用することな
く、トランジスタＱｉ１〜Ｑ１３のコレクタと負荷抵抗
Ｒｃ１との接続を行なうことができる。
ｃ（Ｅｌ〜Ｅｓ）間を接続するアルミ配線層９ｊ （
Ｌｅｏ）と交叉する部分で、ポリシリコン層１０によっ
てアルミ配線層９ｂと９１の橋渡しが行なわれているの
で、コレクタ領域（Ｎ −１−埋込層２）を、第５図に
示すようにアルミ接続線Ｌａｏ （９ｊ）の外側まで
延長させたり、二層目のアルミ配線層を使用することな
く、トランジスタＱｉ１〜Ｑ１３のコレクタと負荷抵抗
Ｒｃ１との接続を行なうことができる。
しかも、ポリシリコン層１０を第２図に示すように広（
形成して断面積を大きくとっているので。
形成して断面積を大きくとっているので。
ポリシリコン層１０のシート抵抗がアルミ配線層に比べ
て高くても、比較的低い抵抗でトランジスタＱ１１〜Ｑ
ｔｓのコレクタと負荷抵抗Ｒｃｌとが接続されるように
なる。
て高くても、比較的低い抵抗でトランジスタＱ１１〜Ｑ
ｔｓのコレクタと負荷抵抗Ｒｃｌとが接続されるように
なる。
なお、上記実施例では、ＥＣＬ回路を構成する入力クラ
スタ・トランジスタの数を３個としているが、それに限
定されるものでなく、２個数るいは４個以上であっても
よい。
スタ・トランジスタの数を３個としているが、それに限
定されるものでなく、２個数るいは４個以上であっても
よい。
また、コレクタ抵抗Ｒ’ １ ＃ Ｒｃ ２等の抵抗は
、ポリシリコン抵抗でなく半導体基板の主面上に形成さ
れた拡散層からなる拡散抵抗であってもよい。
、ポリシリコン抵抗でなく半導体基板の主面上に形成さ
れた拡散層からなる拡散抵抗であってもよい。
さらに、上記実施例では、ＥＣＬ回路を構成する入力ク
ラスタ・トランジスタに適用したものについて説明した
が、この発明は、ＮＴＬ （ノン・スレッシ１−ルド・
ロジック）回路やＳＴＬ （セミ・スレッショールド・
ロジック）回路などの入力クラスタ・トランジスタにも
適用することができる。
ラスタ・トランジスタに適用したものについて説明した
が、この発明は、ＮＴＬ （ノン・スレッシ１−ルド・
ロジック）回路やＳＴＬ （セミ・スレッショールド・
ロジック）回路などの入力クラスタ・トランジスタにも
適用することができる。
また、上記実施例では、入力クラスタ・トランジスタＱ
ｌ １〜Ｑ１３の＝ｔ Ｌ／ ’） ９ Ｃ１ｚ ｐ
Ｃｘ ３と負荷抵抗Ｒｃｌとを接続する配線層の一部に
ポリシリコン層１０を用いているが、それらはすべてア
ルミ配線層とし、代わりに各エミッタＥ１〜Ｅ３と定電
流用トランジスタＱＢ（第１図参照）のコレクタとを接
続する配＄ＩＭ（Ｌｓ□＝Ｌａ３）の一部をポリシリコ
ン層とすることによって、アルミニ層配線を使用するこ
となく接続を行なえるようにしてもよい。
ｌ １〜Ｑ１３の＝ｔ Ｌ／ ’） ９ Ｃ１ｚ ｐ
Ｃｘ ３と負荷抵抗Ｒｃｌとを接続する配線層の一部に
ポリシリコン層１０を用いているが、それらはすべてア
ルミ配線層とし、代わりに各エミッタＥ１〜Ｅ３と定電
流用トランジスタＱＢ（第１図参照）のコレクタとを接
続する配＄ＩＭ（Ｌｓ□＝Ｌａ３）の一部をポリシリコ
ン層とすることによって、アルミニ層配線を使用するこ
となく接続を行なえるようにしてもよい。
［効果コ
（１）論理ゲート回路を構成するクラスタ・トランジス
タを、２つのベース電極を有するダブルベース構造とと
もに、実質的なコレクタ領域となるＮ＋埋込層をその上
のベース領域に対応した最小の大きさに形成したので、
トランジスタのベース抵抗が減少し、かつコレクタ・基
板間の寄生容量が小さくなるという作用により、トラン
ジスタの動作速度および１丁が向上され、これによって
論理ＬＳＩを構成する論理ゲートが高速化されるという
効果がある。
タを、２つのベース電極を有するダブルベース構造とと
もに、実質的なコレクタ領域となるＮ＋埋込層をその上
のベース領域に対応した最小の大きさに形成したので、
トランジスタのベース抵抗が減少し、かつコレクタ・基
板間の寄生容量が小さくなるという作用により、トラン
ジスタの動作速度および１丁が向上され、これによって
論理ＬＳＩを構成する論理ゲートが高速化されるという
効果がある。
（２）クラスタ・トランジスタのコレクタ引出し線と、
その負荷抵抗に接続されたアルミ接続線とを、ポリシリ
コン層によって接続させるようにしたので、論理ゲート
回路を構成するクラスタ・トランジスタをダブルベース
構造とし、がっコレクタ領域となるＮ十埋込層を最小の
大きさにしても。
その負荷抵抗に接続されたアルミ接続線とを、ポリシリ
コン層によって接続させるようにしたので、論理ゲート
回路を構成するクラスタ・トランジスタをダブルベース
構造とし、がっコレクタ領域となるＮ十埋込層を最小の
大きさにしても。
他のアルミ配線層からなる接続線を追加しなくてもよい
という作用により、高速動作可能にされた論理ゲート回
路内の配線の設計が容易に行なえるようになるという効
果がある。
という作用により、高速動作可能にされた論理ゲート回
路内の配線の設計が容易に行なえるようになるという効
果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、上記実施例では
トランジスタＱｌｌとＱ１２に共通のコレクタ引出し領
域０１２（６ａ）と、トランジスタＱ１２と０１３に共
通のコレクタ引出し領域Ｃ２３（６ｂ）とを設けている
が、各トランジスタＱｌｌｌ Ｑ１２１ Ｑ１３ごとに
コレクタ引出し領域を設け、それぞれ共通のポリシリコ
ン層１０を介して負荷抵抗に接続させるようにしてもよ
い。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、上記実施例では
トランジスタＱｌｌとＱ１２に共通のコレクタ引出し領
域０１２（６ａ）と、トランジスタＱ１２と０１３に共
通のコレクタ引出し領域Ｃ２３（６ｂ）とを設けている
が、各トランジスタＱｌｌｌ Ｑ１２１ Ｑ１３ごとに
コレクタ引出し領域を設け、それぞれ共通のポリシリコ
ン層１０を介して負荷抵抗に接続させるようにしてもよ
い。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＣＬ回路を基本ゲ
ート回路とするゲートアレイに適用したものについて説
明したが、それに限定されるものでなくＥＧＬ回路ある
いはＮＴＬ回路やＳＴＬ回路を有する論理ＬＳＩ一般に
利用することができる。
をその背景となった利用分野であるＥＣＬ回路を基本ゲ
ート回路とするゲートアレイに適用したものについて説
明したが、それに限定されるものでなくＥＧＬ回路ある
いはＮＴＬ回路やＳＴＬ回路を有する論理ＬＳＩ一般に
利用することができる。
第１図は、ＥＣＬ回路の一構成例を示す回路図、第２図
は、本発明を適用したＥＣＬ回路の要部のレイアウトの
一実施例を示す平面図、第３図は、第２図におけるｍ−
ｍ’線に沿った断面を示す断面図、 第４図は、第２図におけるｍＶ−ＩＶ’線に沿った断面
を示す断面図、 第５図は、クラスタ・トランジスタをダブルベース構造
とした場合の他のレイアウト例を示す平面図である。 Ｑｌｌ〜Ｑ１３・・・・入力クラスタ・トランジスタ、
ＲＣＩ 、ＲＣ２・・・・負荷抵抗（コレクタ抵抗）
、 Ｑｓ 、Ｑ４ ” ”エミッタ・ブオロワ用トラン
ジスタ、Ｑｓ・・・・定電流用トランジスタ、ＲＬ、、
ＲＬ２・・・・エミッタ・フォロワ用抵抗。 Ｌｘ〜Ｌｔｓｅ Ｌａｏ””Ｌａ３”アルミ接続線。 １・・・・半導体基板、λ・・・・Ｎｉ埋込層、３・・
・・フィールド酸化膜、４・・・・Ｎ−型エピタキシャ
ル層、５ａ〜５ｂ・・・・Ｐ型半導体領域（ベース領域
）、６ａ、６ｂ・・・・Ｎ型半導体領域（コレクタ引出
し領域）、７ａ〜７ｃ・・・・Ｎ型半導体領域（エミッ
タ領域）、８・・・・分離用Ｎ型領域。 ９ａ〜９ｊ・・・・アルミ配線層、１０・・・・ポリシ
リコン層、１１・・・・層間絶縁膜、１２ａ〜１２Ｇ・
・・・スルーホール。
は、本発明を適用したＥＣＬ回路の要部のレイアウトの
一実施例を示す平面図、第３図は、第２図におけるｍ−
ｍ’線に沿った断面を示す断面図、 第４図は、第２図におけるｍＶ−ＩＶ’線に沿った断面
を示す断面図、 第５図は、クラスタ・トランジスタをダブルベース構造
とした場合の他のレイアウト例を示す平面図である。 Ｑｌｌ〜Ｑ１３・・・・入力クラスタ・トランジスタ、
ＲＣＩ 、ＲＣ２・・・・負荷抵抗（コレクタ抵抗）
、 Ｑｓ 、Ｑ４ ” ”エミッタ・ブオロワ用トラン
ジスタ、Ｑｓ・・・・定電流用トランジスタ、ＲＬ、、
ＲＬ２・・・・エミッタ・フォロワ用抵抗。 Ｌｘ〜Ｌｔｓｅ Ｌａｏ””Ｌａ３”アルミ接続線。 １・・・・半導体基板、λ・・・・Ｎｉ埋込層、３・・
・・フィールド酸化膜、４・・・・Ｎ−型エピタキシャ
ル層、５ａ〜５ｂ・・・・Ｐ型半導体領域（ベース領域
）、６ａ、６ｂ・・・・Ｎ型半導体領域（コレクタ引出
し領域）、７ａ〜７ｃ・・・・Ｎ型半導体領域（エミッ
タ領域）、８・・・・分離用Ｎ型領域。 ９ａ〜９ｊ・・・・アルミ配線層、１０・・・・ポリシ
リコン層、１１・・・・層間絶縁膜、１２ａ〜１２Ｇ・
・・・スルーホール。
Claims (1)
- 【特許請求の範囲】 １、互いにエミッタとコレクタがそれぞれ共通に接続さ
れた複数個のクラスタ・トランジスタを有する論理ゲー
ト回路を備えた半導体集積回路装置において、上記クラ
スタ・トランジスタがそれぞれ２つのベース電極を有し
、かつそれらのクラスタ・トランジスタに共通のコレク
タ領域が上記ベース領域の下方にその拡がりに対応した
最小の大きさに形成されてなることを特徴とする半導体
集積回路装置。 ２、上記複数個のクラスタ・トランジスタの各エミッタ
もしくはコレクタを互いに接続させる配線層の一部がポ
リシリコン層により構成されることにより、それらの接
続線が互いに接触することなく交叉するようにされてな
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240684A JPS61120457A (ja) | 1984-11-16 | 1984-11-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240684A JPS61120457A (ja) | 1984-11-16 | 1984-11-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61120457A true JPS61120457A (ja) | 1986-06-07 |
Family
ID=17063164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240684A Pending JPS61120457A (ja) | 1984-11-16 | 1984-11-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308175A (ja) * | 1987-06-08 | 1988-12-15 | 株式会社小糸製作所 | 昇降装置 |
-
1984
- 1984-11-16 JP JP59240684A patent/JPS61120457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308175A (ja) * | 1987-06-08 | 1988-12-15 | 株式会社小糸製作所 | 昇降装置 |
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