JP4041873B2 - 静電気放電保護回路及び静電気放電保護回路を形成する方法 - Google Patents

Description

発明の分野
本発明は、固定間隔内における接点数を増大する方法及び装置に関し、特にＣＭＯＳチップ上での複数接点の交互配置に関する。
発明の背景
二酸化シリコン或いはＢＰＳＧ（ホウ素・リン珪酸ガラス）等の適切な絶縁層によって分離された半導体から成る導電性層相互を接続する場合、図１の先行技術に示されるような構造における間隔設計規則に従って、固定間隔内に対称的な行の形態でその絶縁層を通じて複数の独立した導電性接点を形成するのが通常である。図２の先行技術に係る接点間隔の拡大図に示されるように、１つの行内の各接点はその行内のそれに隣接する接点から距離Ｌで隔てられており、そして行相互間も隣接行から距離Ｌで隔てられている。図１において矢印によって示されるような高電流である大きな「Ｉ」が以上にように接続された導電性層によって担持又は流される場合、もし充分な接点又は接点数が設けられていなければ、それら接点は高電流によって損傷され得る。日本１３（５７８），（Ｅ-８６４）の公開特許アブストラクト及びＪＰ-１２４３５５２（１９８９年９月２８日公開）には、２つの直交する導体間のクロスオーバ（交差）を示し、そこでは、導体間の層内にストレス集中を回避する目的で各々が複数接点から成る複数の行が交互配置され、それら相互分離が増大されている。静電気放電保護回路は、該回路が効果的に扱うことができる電流を最大化するために必要である。そうした導電性層間の接点数を増大して、物理的構造の間隔に関する設計規則を乱すことなく、導通可能となる電流量を増大する必要性が依然としてある。
上記問題に加えて、電流源又は電流ソースと最接近している接点は、半導体から成る導電性層のシート抵抗量に依存して、最小抵抗路を求める電流によって不相応により大量の電流を担持する。できる限りより短い電流路を提供するために電流源に接近したより多くの接点を提供し、電流の流れをそれら接点間でより均一に拡散させる必要がある。これは、設計規則を乱すことなく達成させなければならない。
そうした接点が使用されている一領域は、ＣＭＯＳ技法によって形成されるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）内である。導電性層の内の一方は、Ｎ⁺或いはＰ⁺ドープが為されたシリコン領域等のメモリ・トランジスタにおけるアクティブ領域である。他方の導電性領域は、絶縁体によって前記の第１の層から分離された金属化導電体層である。複数の接点が用いられて、アクティブ領域から導体層へ電流を導通させている。設計者はチップ上に複数メモリセルを絞り込むために多く方法を求めている。この数年、ＤＲＡＭチップの容量は、製図板上での相当大きなチップで２メガビットから６４メガビットまで指数関数的に増大した。そうしたメモリ・チップを作製するに必要とされる間隔量を低減する各種発明が大いに必要とされている。より詳細には、追加的なメモリセル或いは他の回路のためのより大きな余地を作成するために、予想される最大電流を導通させるべく充分な接点数を確保するために要求される導電性層間の部分的な重なり量を低減する必要がある。
発明の概要
本発明は、半導体集積回路チップ内において絶縁体によって分離され、低シート抵抗を有する２つの導電性層の間に設けることができる、静電気放電時の電流導通接点の数を増大するための方法及び装置を教示するものである。これら接点は、チップ上の間隔設定の物理構造に対する設計規則に準拠する方式で配置されている。これら接点は交互配置されているが、接点間で要求される分離状態は維持されている。複数の接点から成る第１行では、その行中の各接点が距離Ｌだけ隣接相互で分離されている。複数の接点から成る第２行は前記第１行と平行した状態で形成されている。その第２行中の各接点は、当該行中の隣接する他の接点から距離Ｌで隔てられている。しかしながら、第２行は第１行とは交互配置されて、その各接点が第１行中における隣接接点間の中間になるようにしてある。第２行中の各接点は、第１行中の２つの最も近接した接点からそれぞれＬの距離を隔てられて位置決めされている。連続的な複数の行が同様の交互方式で形成されている。これは行間隔をＬよりも小さくすることを可能として、所与のスペース内又は間隔内に配置される接点の総数を物理構造の間隔に対する設計規則を乱すことなく増大する。また、電流源に近接したより多数の接点を提供しもする。これは、複数接点から成る第２行へのより短い通路を提供することによって電流が接点間により均一に拡散させられる保証の補助を為す。電流は最小抵抗の通路を求めるので、複数接点から成る第２行を第１行により接近させることは、複数接点から成るその第１行を介して流れる電流を低減して、導電性層が高電流を導通している際にそれらが焼き切れる虞れを低減する。
本発明の更なる長所は、各々が複数接点から成る行の所望数に要求される部分的重なりがより少ないことである。これで設計者が部分的重なりを低減することが可能となって、それによって、チップの密度を増大すべく貴重なチップのスペースを他の構成要素のために保全し、ダイ・サイズを低減することが可能となる。導電性層間で交換可能な最大電流量を増大するに加えて、本発明ではこれら２層間の抵抗をも低減し、それで通常動作中及びＥＳＤ（静電気放電）時の電力消費及び熱発生を低減している。
一好適実施例において、本発明が用いられているチップはＣＭＯＳ技法によって形成されるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である。その導電性層の内の一方は、Ｎ⁺或いはＰ⁺ドープが為されたシリコン領域等のメモリ・トランジスタにおけるアクティブ領域である。また、このアクティブ領域層はシリサイド（珪素化合物）でもよく、そのシート抵抗を単位面積当たり約５オーム或いはそれ以下まで低減する。タングステンシリサイド（ＷＳｉ2）、チタンシリサイド（ＴｉＳｉ2）、或いは他の適切な金属をそのアクティブ領域表面に付与させて、シート抵抗を低減する。他方の導電性領域は、絶縁体によって前記の第１の層から分離された金属化導電体層である。複数の接点が用いられて、アクティブ領域から導体層へ電流を導通させる。高電流動作が要求される一実施例は、ＥＳＤ保護回路の入出力パッド用である。本発明は各々が複数の接点から成る行相互間に要求される距離を低減することによって、チップ上に更に多くのメモリセルを絞り込む方法を提供するものである。
【図面の簡単な説明】
図１は、２つの導電性層間の接点配置を示す先行技術に係る装置の平面図である。
図２は、図１の接点間隔を詳細に示す先行技術に係る装置の平面図である。
図３は、本発明に従った接点間隔を示す平面図である。
図４は、２つの導電性層間の接点配置を示す装置の平面図である。
図５は、２つの導電性層の間における各々が複数接点から成る多重行の配置を示す装置の平面図である。
好適実施例の説明
好適実施例の以下の詳細な説明において、参照される添付図面が、本願の一部を形成し、本発明が実施され得る好適実施例が例示目的で示されている。これら実施例は、当業者がこの発明を実施できるように充分詳細に記載されており、そして他の実施例も利用可能であり、且つ、本発明の精神及び範囲から逸脱することなく、構造的変更、論理的変更、並びに、電気的変更が為され得ることを理解して頂きたい。それ故に、以下の詳細な説明は限定的な意味合いで解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって定義される。
図面中の番号付けは、通常、百番大で為され、百の位の数字が図面番号に一致しており、同一構成要素が複数の図面中に現れ得る例外がある。信号及び接続は同一番号或いは同一ラベルで言及され、実際の意味合いはその使用例の前後関係から明確となる。
図３において、２つの導電性領域の部分的重なり領域内に形成された３つの接点の間隔が示されている。部分的重なりの距離はＬよりも小さい。ここで使用されているＬは、近似的な距離を表わすように使用されていると理解されるべきである。現行の半導体プロセスにおいて、ライン幅は１ミクロンよりも小さく、典型的には０．５ミクロン或いはそれ以下である。そうした小寸法が著しく高密度の回路に結び付くと共に、０．５ミクロン以下大の接点間隔である複数接点から各々が成る２行から、電力バスに対する接続部の場合の複数接点から各々が成る１０行或いはそれ以上の行までの範囲の多くの接点領域の必要性に結び付く。製造公差はＬの公称値から変動する距離となる。
第１行における第１接点３１０はその第１行における第２接点３１２から距離Ｌで隔てられている。第３接点３１４は複数接点から成る第２行内に位置決めされている。それは第１行における第１接点及び第２接点の双方からそれぞれ距離Ｌで隔てられている。この間隔を表現する他の方法は、即ち、第２行内の接点が第１行内の接点に対してＬの１／２で交互配置されていると云うことである。間隔設計規則では、構造が他の構造から距離Ｌで隔てられることを要求する。接点を交互配置するこの方法はそうした規則に準拠しており、行間の隔たり又は距離を約１３．４パーセントだけ低減する能力を作り出している。行間の実際の間隔は、図３に示されるように（√３／２）×Ｌまで低減され得る。行間隔に関するこの低減は、より多くの行を、即ち、各々が複数接点から成る行をより多く、導体相互が部分的に重なって接続されている所与のスペース内に、配置させることを可能とする。またそれは部分的重なり領域を低減させる一方で、同一数の接点を確保することを可能としている。チップ上に所望の回路密度を確保すべくほんの僅かな低減が部分的重なりにおいて要求される場合、隣接行が交互配置されている距離はＬの１／２未満まで低減させることができる。これは、電流を導電性領域の内の１つを通じてより広範に分散させることが望ましい場合に有用であり得る。
接点としては、２つの導電性層間の電気的導通路を提供する如何なるタイプの接点であってもよい。金属貫通孔、重くドープが為されたポリシリコンから成るバイア、並びに、試験構造接点等々が使用可能である。本発明に従って接点を交互配置する設計レイアウト又はプロセスに対するオーバヘッドは何等存在しない。接点及び導電性層は、所望物質のデポジション、拡散或いは注入等が伴われるフォトマスキング技法の標準プロセスが用いられて形成され得る。
交互配置された接点を利用している半導体装置の平面図が図４に示されている。第１アクティブ領域４１０が第２のアクティブ領域４１２に、それらアクティブ領域の上部に形成された金属化導電性領域４１４を介して接続されている。導電性領域４１４はアクティブ領域４１０及び４１２のそれぞれと部分的に重なって、各アクティブ領域上に制限されたスペース又は間隔を形成し、そこに各々が複数接点から成る多重的な行がそれら埋設されたアクティブ領域を覆っている絶縁層を介して形成されている。各々が複数接点から成る実質的に平行する複数行で構成されいる第１組４１６は、第１アクティブ領域４１０を導電性領域４１４に接続すべく形成されている。第１行４１８は、第２行４２０の複数接点から交互配置又はオフセット配置されている複数接点を有して、これら行のより近接した配置を許容している。そうした接点に対するスペースが制限されている場合、それらを交互配置することは複数の行のより高い集中へと至らしめることができる。例えば、間隔制限がＬであると想定して、部分的重なりの領域が２Ｌより僅かに小さければ、先行技術においては複数接点から成る１行のみが使用され得る一方で、本発明では２行を形成する潜在能力を提供し、それで接点数を倍化して、アクティブ領域と導電性領域との間に転送され得る電流量をも倍化することになる。これによって、設計者が部分的重なりを低減することができ、それによって価値あるチップ・スペースを他の構成要素用に保全することができる。
各々が複数接点から成る実質的に平行する複数行の第２組４２２は、第２アクティブ領域４１２を導電性領域４１４に接続すべく形成されている。第１行４２４は、第２行４２６の接点から交互配置又はオフセット配置されている複数接点を有して、これら行のより近接した配置を許容している。
一好適実施例において、本発明が用いられているチップは、ＣＭＯＳ技法によって形成されたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である。アクティブ領域はトランジスタのソース或いはドレインを形成しており、それらは重くＮ⁺ドープ或いはＰ⁺ドープが為されたシリコンである。またこれらアクティブ領域層は珪素化合物化又はシリサイド化されるか、或いは、それらのシート抵抗を単位面積当たり約５オーム以下まで低下させるべく増大された導電性を有する。シリサイド化される場合、タングステンシリサイド（ＷＳｉ2）、チタンシリサイド（ＴｉＳｉ2）、或いは他の適切な金属をそれらアクティブ領域の表面に付与して、そのシート抵抗を低減する。より低いシート抵抗とすることで、電流の実質量が静電気放電（ＥＳＤ）時に複数接点から成る第２行を介して流れることを保証する。
他の導電性領域は、ダイ上にデポジットされるか或いは他の方法で形成されたＳｉＯ2の絶縁体か或いは他の通常絶縁物質によって分離された金属化層或いはポリシリコン導体層である。複数の接点が用いられて、それらアクティブ領域から導体へ電流を導通する。そうした領域は億万ビットのメモリ装置内に高密度に繰返されているので、各々が複数接点から成る多数の行を必要とする各回路毎にスペース節約が繰返される。
ＣＭＯＳ回路のレイアウトにおいて、アクティブ領域及び上部層導体の高さと該アクティブ領域の幅とは固定することができ、ダイ・サイズを増大する必要性がない。部分的重なり導体のスペースが制限されている場合、接点を交互配置することで複数接点から各々が成る複数の行のより高度の集中が為される。総電流Ｉは複数接点を通じて導電性層間だけを移動することができるので、各接点を通じて流れる電流は、ｎを導電性層間の接点の総数とすれば約Ｉ／ｎと成る。本発明を用いることによってｎを増大することで、各接点を通ずる電流を低減し、それによって高電流での接点の焼き切れの可能性を低減する。ＥＳＤ保護回路用の入出力パッドは、大量の電流が非常に限られた領域を通じて運ばれなければならない例である。より多くの接点を提供することによって、ＥＳＤ時に接点を焼き切ることがなく、それは各接点にはその時により小さな電流を導通することが要求されるからである。
金属導体が上部導電層として用いられた場合、最も小さな抵抗路は埋設導電性層から、複数導体から成る第１行を通じて、その埋設アクティブ領域よりも小さな抵抗を有する金属導体までであると理解できる。より高い比率の電流はそれから複数接点から成る第１行を通じて導通される。本発明はこの電流の多くを、複数接点から成る第２行を電流ソースにより近接させることによって軽減し、Ｌ間隔行を有する先行技術に係る装置よりも小さな抵抗を有するより短い通路を作り出している。これは、複数接点から成る第１行が高電流時に焼き切られることからの保護をそれらが担わなければならない電流量を低減することで補助する。アクティブ領域のより低いシート抵抗は、複数接点から成る第２行によって担持される電流量を更に増大する。単位面積当たり５オームが所望のシート抵抗であると云われてきたが、交互配置接点をより高いシート抵抗を有するアクティブ領域に用いることも有益である。
図５において、各々が複数接点から成る５つの行が部分的重なり導体の一領域内に示されている。各行はそれの隣接行における接点から交互配置された接点を有して、どの２つの隣接接点も相互的な隔たりがＬよりも小さくなっている。これら５つの行は、ライン相互の隔たりである距離Ｌで要求されるものよりも約１３．４％小さい部分的重なり以内に形成可能である。
理解して頂けるように、上述の説明は例示的なものであり、限定的なものを意図していない。他の多くの実施例が上述の説明を参照することで当業者に明かとなるであろう。それ故に、本発明の保護範囲は添付の請求の範囲と共に、そうした請求項の対象された均等物の全幅にわたる範囲とによって決定されるべきである。

Claims (16)

1. 静電気放電保護回路であって、
   電流（Ｉ）を担持すると共に相互的な部分的重なり領域を有する第１導電性層（４１０或いは４１２）及び第２導電性層（４１４）と、
   前記部分的重なり領域内の前記第１及び第２導電性層間を分離している絶縁層と、
   第１方向での前記部分的重なり領域内における前記第１及び第２導電性層間での電流の一部を各々が担持する複数の接点から成る二次元パターン（４１６或いは４２２）と、を備える静電気放電保護回路において、
   前記第１導電性層がトランジスタのアクティブ領域を形成するようなドープが為された半導体層であり、
   前記第２導電性層が前記アクティブ領域に対して電流を供給するための金属層であり、
   前記部分的重なり領域が前記第１及び第２導電性層双方の前記第１方向では一部のみであるが、前記第１方向と直交する第２方向では全てにわたっており、
   前記複数の接点から成る二次元パターンが、前記部分的重なり領域の内側に配列され、且つ、前記第２方向全てにわたって延在する各々が複数の接点から成る多数の平行する行（４１８，４２０或いは４２４，４２６）を含み、それら多数の平行する行が、互いに、その隣接する行から各行における隣接接点間の距離未満隔てられており、各行における複数の接点が隣接する行における複数の接点に対して前記第２方向においてオフセットされており、
   これにより、前記複数の接点の各接点によって担持される電流が分散されて低減されることを特徴とする静電気放電保護回路。
2. 前記複数の接点は、１つの行の同一行における任意の接点と、隣接行における任意の接点との内の最も近くにある隣接する接点が、全て集積回路用の最小設計距離と略同等の隔たりを有するように相互に離間されていることを特徴とする、請求項１に記載の静電気放電保護回路。
3. 前記電流が前記第１導電性層及び第２導電性層内を前記第１方向へ向かうと共に、前記第２方向とは直交する方向へ向かうように流れる、請求項１に記載の静電気放電保護回路。
4. 前記オフセットの距離が、１つの行における隣接接点間の距離の１／２であることを特徴とする、請求項１乃至請求項３のいずれか１項に記載の静電気放電保護回路。
5. 前記多数の平行する行が、１つの行における隣接接点間の距離の約√３／２倍で相互に離間されていることを特徴とする、請求項４に記載の静電気放電保護回路。
6. 前記複数の接点から成る二次元パターンは、各々が複数の接点から成る２つの行を含むことを特徴とする、請求項１乃至請求項５のいずれか１項に記載の静電気放電保護回路。
7. 前記トランジスタが、ＣＭＯＳトランジスタであることを特徴とする、請求項１に記載の静電気放電保護回路。
8. 前記第１導電性層の前記シート抵抗が、単位面積当たり約５オーム以下であることを特徴とする、請求項７に記載の静電気放電保護回路。
9. 前記第１導電性層がシリサイドであることを特徴とする、請求項７に記載の静電気放電保護回路。
10. 前記複数の接点から成る二次元パターンが、前記第１方向よりも前記第２方向に沿って相当により長寸となっていることを特徴とする、請求項１に記載の静電気放電保護回路。
11. 集積回路内に静電気放電保護回路を形成する方法であって、
    第１導電性層（４１０或いは４１２）を形成し、
    前記第１導電性層上に絶縁層を形成し、
    前記絶縁層上に、前記第１導電性層に部分的重なり領域を有する第２導電性層（４１４）を形成し、
    前記部分的重なり領域に、前記絶縁層を通じて、各々が複数の接点から成る二次元パターン（４１６或いは４２２）を形成することを含む方法において、
    前記第１導電性層が、トランジスタのアクティブ領域を形成するドープが為された半導体層であり、
    前記第２導電性層が、前記アクティブ領域に対して電流を供給するための金属層であり、
    前記部分的重なり領域が、前記第１及び第２導電性層双方の第１方向では一部のみであるが、前記第１方向と直交する第２方向では全てにわたっており、
    前記複数の接点から成る二次元パターンが、前記部分的重なり領域の内側に配列され、且つ、前記第２方向にわたって延在する各々が複数の接点から成る多数の平行する行（４１８，４２０或いは４２４，４２６）を含み、それら多数の平行する行が、互いに、その隣接する行から各行における隣接接点間の距離未満隔てられており、各行における複数の接点が隣接する行における複数の接点に対して前記第２方向においてオフセットされており、
    これにより、前記複数の接点の各接点によって担持される電流が分散されて低減されることを特徴とする方法。
12. 前記複数の接点は、１つの行の同一行における任意の接点と、隣接行における任意の接点との内の最も近くにある隣接する接点が、全て集積回路用の最小設計距離と略同等の隔たりを有するように相互に離間されていることを特徴とする、請求項１１に記載の方法。
13. 前記電流が前記第１導電性層及び第２導電性層内を前記第１方向へ向かうと共に、前記第２方向とは直交する方向へ向かうように流れることを特徴とする、請求項１１に記載の方法。
14. 前記多数の平行する行は、前記第２方向へ延在していることを特徴とする、請求項１１に記載の方法。
15. 前記第１導電性層が、単位面積当たり約５オーム以下のシート抵抗を有する、高度にドープが為されたシリサイドを含むことを特徴とする、請求項１１に記載の方法。
16. 前記複数の接点から成る二次元パターンが、前記第１方向よりも前記第２方向に沿って相当により長寸となっていることを特徴とする、請求項１１に記載の方法。

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