KR100298820B1

KR100298820B1 - 반도체층간스태거된콘택구조

Info

Publication number: KR100298820B1
Application number: KR1019980703525A
Authority: KR
Inventors: 조셉 씨. 셔; 엠에이，매니，케이.，에프.; 케스퍼，스티븐，엘.
Original assignee: 로데릭 더블류 루이스; 마이크론 테크놀로지, 인크.
Priority date: 1995-11-13
Filing date: 1996-11-13
Publication date: 2001-11-02
Also published as: US5801421A; EP0861503B1; AU7676796A; DE69619541T2; DE69619541D1; WO1997018587A1; JPH11504765A; ATE213872T1; JP4041873B2; KR19990067503A; EP0861503A1

Abstract

반도체 집적 회로 칩에서 절연체에 의해 분리된 두 개의 도전층 사이에 제공되는 콘택의 수를 증가시키기 위한 방법 및 장치가 개시된다. 제1 콘택 열에서, 열의 각 콘택(314)이 거리(L)로 이격되어 있다. 제2 콘택 열은 제1 열에 평행하게 형성된다. 제2 열의 각각의 콘택(310, 312)은 열의 다른 콘택으로부터 L의 거리로 이격된다. 그러나, 제2 열은 제1 열로부터 스태그되어, 각 콘택이 제1 열의 인접 콘택 사이의 중간에 위치한다. 제2 열의 각각의 콘택은 제1 열의 두 개의 가장 가까운 콘택으로부터 L의 거리로 배치된다. 연속하는 열은 유사한 스태그 방법으로 형성된다.

Description

반도체 층간 스태거된 콘택 구조{SEMICONDUCTOR INTERLAYER STAGGERED CONTACT STRUCTURE}

실리콘 다이옥사이드(silicon dioxide) 또는 BPSG와 같은 적당한 절연층에 의해 절연되는 반도체 도전층을 접속할 때, 도 1의 선행 기술에 도시된 바와 같이 구조의 이격(spacing)에 대한 디자인 룰(design rules)에 따라, 고정된 스페이스내에 절연층을 통하여 대칭적 열을 지어서 독립적인 도전 콘택을 형성하는 것이 일반적이다. 열을 지어 있는 각각의 콘택은 열의 인접 콘택으로부터 L의 거리로 이격되고, 열은 또한 도 2의 선행 기술 콘택 이격의 확대 도면에 나타난 바와 같이 인접 열로부터 L의 거리로 이격되어 있다. 도 1에서 화살표 및 대문자 "I"로 가리켜진 고 전류가 그렇게 접속되는 도전층에 의해 전달될 때, 만약 충분한 콘택이 제공되지 않으면, 그것은 고 전류로 인한 손상을 입게 된다. ESD(Electrostatic discharge) 보호 회로는 그것들이 효과적으로 다룰 수 있는 전류를 최대화하는 것을 필요로 한다. 물리적 구조의 이격에 관해서 디자인 룰을 벗어나지 않고 도전될수 있는 전류의 양을 증가시키기 위해서는 그러한 도전층 사이에 콘택의 수를 증가시킬 필요가 있다.

상기 문제에 덧붙여, 반도체 도전층의 시트 저항(sheet resistance)의 크기에 따라, 전류원에 가장 가까운 콘택이 가장 최소의 저항 경로를 찾는 전류로 인해 더 많은 양의 전류를 불균형적으로 전달할 것이다. 전류에 대한 보다 짧은 경로를 제공하고 콘택 사이에 전류가 좀 더 고르게 퍼져 흐르도록, 가능한 한 전류원에 가까운 더 많은 콘택을 제공할 필요가 있다. 이는 디자인 룰을 벗어남이 없이 행해져야 한다.

그러한 콘택이 사용되는 하나의 영역이 CMOS 기술로 형성되는 DRAM(dynamic random access memory)이다. 도전층들중 하나는 실리콘 기판의 N+ 또는 P+ 도핑 영역과 같이, 메모리 트랜지스터의 액티브 영역이다. 다른 도전 영역은 절연체에 의해 제1 층으로부터 분리된 금속 도전층(metalized conductor layer)이다. 콘택은 액티브 영역으로부터 도전체로 전류를 도전하는데 사용된다. 설계자들은 칩상에 메모리 회로들을 집적화하도록 보다 많은 방법을 연구하고 있다. 최근 수년간에, DRAM 칩의 용량이 드로잉 보드(drawing board) 상에 훨씬 큰 칩들을 설치함에 따라 2M 비트 칩에서 64M 비트 칩까지 기하 급수적으로 증가되어 왔다. 그러한 메모리 칩을 설계하는데 필요한 스페이스의 크기를 감소시키는 발명에 대한 필요성이 상당히 요구되고 있다. 좀 더 구체적으로, 추가적인 메모리 셀 또는 다른 회로 소자를 위한 공간을 더 많이 확보하기 위해서, 예상되는 최대 전기 전류를 도전시키기에 충분한 수의 콘택을 확보하는데 요구되는 도전층의 오버랩(overlap)의 크기를감소시킬 필요가 있다.

<발명의 요약>

본 발명은 낮은 시트 저항을 가지고 있으며 반도체 집적 회로 칩에서 절연체에 의해 분리되는 두 도전층 사이에 제공 될 수 있는 전기 방전 이벤트 전류 도전 콘택의 수를 증가시키기 위한 장치 및 방법을 개시한다. 콘택은 칩상의 물리적 구조들을 이격하도록 디자인 룰을 따르는 방법으로 배치된다. 콘택은 각각의 콘택 사이에 요구되는 이격을 유지하면서 스태거된다. 제1 열 콘택에서, 열의 각 콘택은 거리 L로 이격된다. 제2 열 콘택이 제1 열에 평행하게 형성된다. 제2 열에서의 각각의 콘택은 열의 다른 콘택으로부터 L의 거리로 이격되어 있다. 그러나, 제2 열은 제1열로부터 스태거되어 각각의 콘택은 제1 열에서 인접 콘택 사이의 중간에 위치한다. 제2 열에서 각각의 콘택은 제1 열에서 두개의 가장 가까운 콘택으로부터 L의 거리에 위치된다. 연속하는 열은 유사하게 스태거되는 방식으로 형성된다. 이것은 열의 이격이 L 미만이 되도록 하게 하여, 물리적 구조의 이격에 대한 디자인 룰을 벗어남이 없이 주어진 공간내에 배치되는 콘택의 총 수를 증가시킨다. 그것은 또한 전류원에 더 가까운 많은 수의 콘택을 제공한다. 이는 제2 열 콘택에 대해 보다 짧은 경로를 제공함으로써 전류가 콘택 사이에 좀 더 고르게 퍼져 흐르도록 돕는다. 전류는 최소 저항 경로를 찾기 때문에, 제2 열 콘택을 제1 열에 더 가깝게 하면 제1열 콘택을 통하는 전류 흐름이 감소되고, 도전층이 고전류로 도전될 때 그것이 열화되는 위험이 감소된다.

본 발명의 다른 이점은 콘택 열의 소정의 수에 대해서는 거의 오버랩이 요구되지 않는 다는 것이다. 이것은 설계자가 오버랩을 줄일수 있게 해 주므로 다른 구성요소에 대한 가용 칩 공간을 유지하여 칩의 밀도를 증가시키고 다이 크기를 감소시킬 수 있다. 도전층 사이에 교환될 수 있는 전류의 최대량을 증가시키는 것에 부가하여, 본 발명은 두 층 사이에 저항을 또한 감소시키고 이는 ESD 경우 뿐만 아니라 정상 동작 동안에 전력 소비 및 열 발생을 차례로 감소시킨다.

하나의 바람직한 실시예에서, 본 발명이 사용되는 칩은 CMOS 기술로 형성된 DRAM이다. 도전층들 중 하나는 실리콘의 N+ 또는 P+의 도핑 영역과 같이, 메모리 트랜지스터의 액티브 영역이다. 이러한 액티브 영역층은 그의 시트 저항이 스퀘어당 대략 5오옴 이하가 되도록 실리사이드화된다. 텅스텐(TiSi2), 티타늄(TiSi2) 또는 다른 적당한 금속이 액티브 영역 표면에 적용되어 시트 저항을 감소시킨다. 다른 도전 영역은 절연체에 의해 제1 층으로부터 분리되는 금속 도전층이다. 콘택은 액티브 영역으로부터 도체로 전류를 도전하는데 이용된다. 고 전류 동작이 요구되는 하나의 실시예가 ESD 보호 회로의 입출력 패드용이다. 본 발명은 콘택열 사이에 요구되는 거리를 감소시킴으로써 칩에 훨 씬 더 많은 메모리 셀을 집적하는 방법을 제공한다.

본 발명은 고정 스페이스(space)내에 콘택의 수를 증가시키기 위한 것이며, 특히 CMOS 칩상의 콘택 배치를 스태거(staggering)하기 위한 방법 및 장치에 관한 것이다.

도 1은 두 개의 도전층 사이의 콘택 배치를 도시하는 선행 기술 디바이스의 평면도.

도 2는 도 1의 콘택의 이격을 세부화한 선행 기술 디바이스의 평면도.

도 3은 본 발명에 따른 콘택 이격의 평면도.

도 4는 두 개의 도전층 사이의 콘택 배치를 도시하는 선행 기술 디바이스의 평면도.

도 5는 두 개의 도전층 사이의 다수열 콘택의 배치를 도시하는 디바이스의 평면도.

다음의 바람직한 실시예에 대한 상세한 설명에 있어서, 본 발명이 구현될 수 있는 예시적인 구체적 실시예를 들어 도시된 첨부 도면이 참조되었다. 이러한 실시예는 당해 기술 분야의 통상의 실시자가 본 발명을 실행할 수 있도록 충분히 상세하게 기술되어 있으므로, 다른 실시예가 사용될 수 있으며 본 발명의 정신 및 범위를 벗어나지 않고도 구조적, 논리적인 변화 및 전기적인 변화를 행할 수 있음을 이해해야한다. 그러므로, 이어지는 상세한 설명은 제한적인 의미로 간주되어서는 안되며 본 발명의 범위는 첨부 청구항에 의해 한정된다.

도면에서의 번호 부여는 동일한 구성 요소가 중복되는 도면으로 나타날 수 있는 것을 제외하고는, 대체로 도면 번호에 대응하여 백 단위 및 천 단위의 디지털 수로 되어 있다. 신호 및 접속은 동일 번호 또는 표시로 언급될 수 있고 실제적 의미는 문맥의 사용으로부터 명확해진다.

도 3에서, 두 도전 영역의 오버랩하는 영역에 형성된 세 개의 콘택 이격이 도시된다. 오버랩의 거리는 L 미만이다. 여기서 사용되는 L은 대략적인 거리를 나타내는데 사용되는 것으로 이해되야 한다. 현재의 반도체 공정에서, 선폭은 1 미크론(micron) 미만이고 전형적으로는 0.5 미크론 미만이다. 이와 같이 작은 크기가 매우 고 밀도의 회로를 구현하게 되고 전원 버스에 접속되는 경우, 대략 0.5 미크론 이하의 콘택 이격을 가지는 두개 열의 콘택으로부터 열개 이상의 열의 콘택에까지 많은 콘택 영역이 필요하게 된다. 제조 상의 허용오차는 L의 공칭 값으로부터 가변하는 거리를 초래한다.

제1 열에 있는 제1 콘택(310)이 제1 열에 있는 제2 콘택(312)으로부터 L의 거리로 이격되어 있다. 제3 콘택(314)은 콘택의 제 2열에 위치된다. 제1 열에서 제1 및 제2 콘택 모두로부터 L의 거리로 이격된다. 이러한 이격을 달리 표현해 보면 제2 열에 있는 콘택이 제1 열에 있는 콘택으로부터 L의 1/2 로 스태그된다는 것이다. 이격 디자인 룰은 구조가 다른 구조로부터 L의 거리로 이격되는 것을 요구한다. 콘택을 스태그하는 이러한 방법은 그러한 룰에 합치하므로 따라서 결국 열들 사이의 거리를 약 13.4 퍼센트까지 줄일 수 있게 된다. 실제적으로 열 사이의 이격은 도 3에 도시된 바와 같이 (√3/2)xL로 감소될 수 있다. 열 이격 거리의 이러한 감소로 인해 도체가 오버랩되어 연결되는 주어진 공간에 더 많은 콘택 열이 배치될 수 있다. 그것은 또한 오버랩 영역이 콘택의 동일한 수를 확보하면서 감소되도록 한다. 칩상의 소정의 회로 밀도를 얻기 위해 오버랩에서의 단지 약간의 감소가 요구되는 경우, 인접 열이 스태그되는 거리는 L의 1/2미만으로 감소될 수 있다. 이것은 하나의 도전 영역을 통하는 전류 흐름을 더 넓게 분배하도록 원하는 곳에 유용될 수 있다.

콘택은 두 도전층 사이의 전기적인 도전 경로를 제공하는 어떠한 타입의 콘택일 수 있다. 고농도로 도핑된 폴리실리콘의 홀, 비아(via) 및 테스트 구조 콘택등을 통한 금속이 사용될 수 있다. 본 발명에 따라 콘택을 스태그하는 디자인 레이아웃 또는 공정에 대해 어떠한 오버헤드가 없다. 콘택 및 도전층은 소정 물질의 피착, 확산 또는 주입으로 이어지는 포토 마스크 기술의 표준 공정을 사용하여 형성될 수 있다.

스태그된 콘택을 이용하는 반도체 디바이스의 평면도는 도 4에 도시된다. 제1 액티브 영역(410)은 액티브 영역의 최상부에 형성되는 금속 도전 영역(414)을 경유하여 제2 액티브 영역(412)에 접속된다. 도전 영역(414)은, 매립된 액티브 영역을 덮는 절연층을 통해 다수 콘택 열이 형성되는 각 액티브 영역에 걸쳐 제한된 공간이 형성되게, 액티브 영역(410 및 412)을 오버랩 한다. 제1 세트의 실제적으로 평행한 콘택 열(416)은 제1 액티브 영역(410)을 제1 도전 영역(414)에 접속하도록 형성된다. 제1 열(418)은 제2 열(420)의 콘택으로부터 스태그되거나 오프셋되는 다수의 콘택을 가져서 더 가까운 열들의 배치를 허용한다. 그러한 콘택에 대한 공간이 제한되는 경우, 콘택을 스태그하여 열들을 더 집중시킬 수 있다. 예를 들어, L의 이격 제한이 주어지고, 만약 오버랩 영역이 2L보다 약간 미만이면, 단지 하나의 콘택 열이 종래기술에서 사용될 수 있는 반면, 본 발명은 두 열을 제공할 수 있으므로 콘택의 수를 두 배로 할 수 있고 그 결과 액티브 영역과 도전 영역 사이에 전달될 수 있는 전류의 양을 두 배로 할 수 있다. 이는 설계자가 오버랩을 감소시켜 다른 구성요소에 대한 가용 칩 공간을 보유할 수 있게 해 준다.

제2 세트의 실제적으로 평행한 콘택 열(422)은 제2 액티브 영역(412)을 도전 영역(414)에 접속하도록 형성된다. 제1 열(424)은 제2 열(426)의 콘택으로부터 스태그되거나 오프셋 되는 다중 콘택을 가지고 있어서 열들의 배치를 좀 더 밀접하게 할 수 있다.

하나의 바람직한 실시예에서, 본 발명에 사용되는 칩은 CMOS 기술로 형성되는 DRAM이다. 액티브 영역은 트랜지스터의 소오스 또는 드레인을 형성하면 이 영역은 N+ 또는 P+의 고농도로 도핑된 실리콘이다. 또한 액티브 영역층은 실리사이드화 시키거나 그렇지 않으면 그들의 시트저항을 도전성을 대략 평당 5 오옴 이하로 낮추기 위해 그들의 도전성을 증가시킨다. 텅스텐(TuSi2), 티타늄(TiSi2) 또는 다른 적당한 금속이 액티브 영역의 표면에 적용되어 실리사이드 될 때 시트 저항이 감소된다. 더 낮은 시트 저항은 전류의 상당량이 ESD 경우 동안 제2 열의 콘택을 통해 흐르게 해 준다.

다른 도전 영역은 다이 상에 피착되거나 다른 방식으로 형성된 SiO2 또는 다른 공통 절연 재료로 된 절연체에 의해서 제1 층으로부터 분리된 금속화된 도전층이거나 또는 폴리 실리콘 도전 영역이다. 콘택은 액티브 영역으로부터 도체로 전류를 도전하는데 사용된다. 이와 같은 영역이 수백만 비트 메모리 디바이스에서 복제되기 때문에, 다수 열의 콘택을 요구하는 각각의 회로에도 공간 확보가 복제된다.

CMOS 회로 레이아웃에서, 다이 사이즈의 증가가 필요 없게 되도록 액티브 영역 및 상부 도체층의 높이, 그리고 액티브 영역의 폭을 고정시킬 수 있다. 도체를 오버랩하기 위한 공간이 제한되는 경우, 콘택을 스태그하여 콘택열의 더 높은 집중을 제공한다. 총 전류 I가 콘택을 통하여 도체층 사이를 단지 이동하기 때문에,각 콘택을 통하는 전류는 대략 I/n이고 여기서 n은 층들 사이의 콘택의 총수이다. 본 발명을 이용하여 n을 증가시키면 각 콘택을 통하는 전류가 감소되므로 고 전류로 인해 콘택이 열화되는 것을 감소시킬 수 있다. ESD 보호 회로에 대한 입력 및 출력 패드는 많은 전류량이 매우 제한된 영역을 통해 전달되어야 한다는 예이다. 콘택을 더 많이 제공하면, 각각의 콘택이 ESD 경우에 도전해야 하는 전류량이 적어지므로, 콘택이 ESD로 인해 열화되는 가능성을 줄일 수 있다.

금속 도체가 상부 도전층으로 사용되는 경우, 다수의 콘택 열에 있어서 가장 최소의 저항 경로는 매립 도체층으로부터 제1 열의 도체를 통해 매립 액티브 영역보다 보다 작은 저항을 가지고 있는 금속 도체까지의 경로이다. 이 때 더 높은 비율의 전류가 제1열 콘택을 통해 도전된다. 본 발명은, L의 열 이격을 갖는 종래의 디바이스보다 더 낮은 저항을 갖는 더 짧은 경로가 생성되게, 전류원에 더 가깝게 제2열 콘택을 제공함으로써 더 많은 전류의 부하를 덜어준다. 이는 콘택들이 운반해야만 하는 전류량을 감소시킴으로써 고 전류로 인해 제1열 콘택이 열화되는 것을 보호해 준다. 액티브 영역의 시트 저항을 낮추면 제2열 콘택이 운반하는 전류의 양이 더 증가된다. 스퀘어당 5오옴이 소망하는 시트 저항으로서 언급되었을 지라도, 액티브 영역이 더 높은 시트 저항을 가지는 스태그된 콘택을 또한 유익하게 사용할 수 있을 것이다.

도5에서, 5열로 된 콘택이 오버랩 도체 영역에 도시되어 있다. 각 열은 어떠한 두 개의 인접 콘택도 서로로부터 L의 거리 미만이 되지 않도록 인접 열에 있는 콘택으로부터 스태그된 콘택을 가지고 있다. 5개의 열은 서로로부터 L의 거리로 이격되는 라인에 요구되는 것보다 약 13.4% 작은 오버랩으로 형성될 수 있다.

상기 상술한 바는 한정적인 것이 아니라, 예시적인 것으로 이해되어야 한다. 많은 다른 실시예도 당해 기술 분야의 통상의 기술자가 상기 상술 내용을 검토하는 경우 명백해 진다. 그러므로 본 발명의 범위는 첨부된 청구항 및 부여되는 균등성의 전체 범위에 따라 결정되어야 한다.

Claims

정전기 방전(Electro Static Discharge: ESD) 보호 회로에 있어서,

트랜지스터의 액티브 영역을 포함하고, 낮은 시트 저항을 갖는 도핑된 반도체 층으로 형성된 제1 도전층과,

상기 제1 도전층과 오버랩되는 부분을 포함하며, 상기 액티브 영역에 전류를 공급하는 금속층인 제2 도전층과,

상기 제1 및 제2 도전층의 오버랩 영역에서 상기 제1 및 제2 도전층을 분리시키는 절연층과,

상기 절연층을 통해 상기 제1 및 제2 도전층 사이에 형성되어 전기적 도전 경로를 제공하는 콘택트들의 복수개의 열(multiple rows of contacts)을 포함하고,

상기 콘택트들의 각각의 열은 상기 열에 대체적으로 수직인 방향으로 흐르는 단일 고 전류(single high current)의 일부를 전달하고, 상기 콘택트들의 인접한 열은 서로 평행하고 열 방향으로 옵셋(offset)되어 있어서, ESD가 발생한 경우 상기 단일 고 전류를 전도하기 위해 필요한 상기 오버랩 영역의 폭을 줄이는 ESD 보호회로.
제1항에 있어서,

상기 콘택트들의 인접한 열은 콘택트들의 하나의 열(one row of contacts)에 속한 인접 콘택트들 간의 거리보다 가깝게 이격되는 ESD 보호회로.
제1항에 있어서,

상기 옵셋 거리는 콘택트들의 하나의 열에 속한 인접 콘택트들 간의 거리의 1/2인 ESD 보호회로.
제1항에 있어서,

상기 콘택트들의 인접한 열은 콘택트들의 하나의 열에 속한 인접 콘택트들 간의 거리의 √3/2인 ESD 보호회로.
제1항에 있어서,

상기 콘택트들의 열의 개수는 2개인 ESD 보호회로.
제1항에 있어서,

상기 트랜지스터는 CMOS 트랜지스터인 ESD 보호회로.
제1항에 있어서,

상기 제1 도전층의 상기 시트 저항은 스퀘어 당 5 Ω이하인 ESD 보호회로.
제1항에 있어서,

상기 제1 도전층은 실리사이드(silicide)인 ESD 보호회로
집적회로에 정전기 방전(ESD) 보호 소자를 형성하기 위한 방법에 있어서,

트랜지스터의 액티브 영역을 포함하고, 낮은 시트 저항을 갖는 받도체 층으로 도핑된 제1 도전층을 형성하는 단계와,

상기 제1 도전층 상에 절연층을 형성하는 단계와,

상기 제1 도전층과 오버랩되는 부분을 갖으며, 상기 액티브 영역에 전류를 공급하는 금속층인 제2 도전층을 형성하는 단계와,

상기 절연층을 통해 상기 제1 및 제2 도전층 사이에 형성되어 전기적 도전 경로를 제공하는 콘택트들의 복수개의 열을 형성하는 단계를 포함하고,

상기 콘택트들의 각각의 열은 상기 열에 대체적으로 수직인 방향으로 흐르는 단일 고 전류(single high current)의 일부를 전달하고, 상기 콘택트들의 인접한 열은 서로 평행하고 열 방향으로 옵셋(offset)되어 있어서, ESD가 발생한 경우 상기 단일 고 전류를 전도하기 위해 필요한 상기 오버랩 영역의 폭을 줄이는 ESD 소자의 형성방법.
제9항에 있어서, 인접한 열에 속한 콘택트들 간의 최단 거리는 디자인 규칙이 허용하는 최소 거리인 콘택트들의 하나의 열에 속한 인접 콘택트들 간의 거리와 실질적으로 동일하게 이격되어 있어, 콘택트들의 서로 다른 열에 의해 전달되는 전류의 차이가 감소되도록 하는 ESD 소자 형성방법.
제9항에 있어서, 상기 콘택트들의 인접한 열은 콘택트들의 하나의 열에 속한 인접한 콘택트들의 간격보다 가깝게 위치하는 ESD 소자 형성방법.
제9항에 있어서, 상기 콘택트들의 복수개의 열들은 상기 콘택트들의 열 방향에 수직인 방향으로 확장되는 ESD 소자 형성방법.
제9항에 있어서, 상기 제1 도전층은 스퀘어 당 5Ω이하의 시트 저항을 갖는 실리사이드 실리콘으로 고농도로 도핑되는 ESD 소자 형성방법.