JPH02198172A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路装置、さらには回路素子とし
てＭＯ３素子が形成された半導体集積回路装置に適用し
て有効な技術に関するもので、例えばＣＭＯ３のゲート
アレイに利用して有効な技術に関するものである。

［従来の技術］ 従来のこの種の半導体集積回路装置、例えば日経マグロ
ウヒル社刊行「日経エレクトロニクス１９８５年６月３
日号ｊ　ｐ１５１〜１７７に記載されているＣＭＯ８の
ゲートアレイは、ポリシリコンまたはポリサイドによっ
てＭＯＳトランジスタのゲート電極を形成し、このゲー
ト電極の上に形成される多層ＡＱ（アルミニウム）配線
によってセル内およびセル間の配線を行なっていた。

［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによって明らかとされた。

すなわち、例えば上述したゲートアレイにおいては、そ
の集積密度を高めるために、配線チャンネルを置かずに
、あるいは配線領域を切り詰めて、セルを高密度に配列
することが行なわれる。この場合、セル間の配線をセル
の上に通さなければならなくなるため、セル内の配線と
セル間の配線を互いに干渉させることなく整然と行なわ
せるためには、セルの上に形成されるＡＱ配線の暦数を
多くしなければならない０例えば、上述したゲートアレ
イのセルを、いわゆる敷詰方式によって高密度に配列し
た場合には、セル内とセル間の配線の層を違わせるとと
もに、セル間の配線を縦と横の方向別に分離して行なわ
せる必要がある。このためには、少なくとも３層のＡＱ
配線が必要になる。

すなわち、第１層目のＡＭ配線はセル内の配線に割り当
て、第２層目および第３層目の配線はセル間の配線に割
り当てる。

しかし、多ＷＪＡＱ配線は、その暦数が多くなるほど、
配線による段差が急になって、微細な加工が困難になり
、このことによって半導体集積回路装置の高集積化が妨
げられるようになる、という問題が生じる６ そこで、本発明者らは、上述した段差による問題を解決
する手段として、ＡＱ配線の代わりに、Ｗ（タングステ
ン）などの高融点金属またはそのシリサイドあるいはポ
リサイドを使用することを検討した。高融点金属または
そのシリサイドあるいはポリサイドは、ストレス・マイ
グレーションなどの問題が少ないので、ＡＱ配線よりも
薄く形成して段差を小さくすることができる。

ところが、高融点金属またはそのシリサイドあるいはポ
リサイドは、ＡＱ配線に比べて、その電気抵抗が高いた
め、配線に規制する時定数を大きくして、動作速度を低
下させる、という別の問題を生じさせる。

本発明の目的は、Ａｊ２配線の暦数を多くすることなく
、かつ動作速度を低下させることなく、半導体集積回路
装置の高集積化を可能にする、という技術を提供するこ
とにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、半導体集積回路装置内の配線を局部的な配線
と広域的な配線とに分けて形成するとともに、局部的な
配線は高融点金属またはそのシリサイドあるはポリサイ
ドによって形成し、広域的な配線は上記局部的な配線の
上に形成される多層アルミニウム配線によって形成する
、というものである。

［作用］ 上記した手段によれば、半導体集積回路装置内の配線の
一部の層を高融点金属またはそのシリサイドあるいはポ
リサイドで形成することによって、配線による段差を緩
和することが出来るとともに、電気抵抗が高いという高
融点金属またはそのシリサイドあるいはポリサイドの欠
点は、その使用が局部的であるためにほとんど無視でき
るほどに軽減することができる一方、電気抵抗の影響が
大きく現われる広域配線については、ＡＱ配線によって
低抵抗に形成することができる。

これにより、ＡＱ配線の暦数を多くすることなく、かつ
動作速度を低下させることなく、半導体集積回路装置の
高集積化を可能にする、という目的が達成される。

［実施例］ 以下、本発明の好適な実施例を図面を参照しながら説明
する。

なお、図において、同一符号は同一あるいは相当部分を
示すものとする。

第１図は本発明による技術をＣＭＯ３のゲートアレイに
適用した場合の要部における一実施例を平面レイアウト
図によって部分的に示したものであって、１は基本セル
（実線の枠で囲む部分）、２はセル内の配線領域（点線
の枠で囲む部分）をそれぞれ示す。

基本セル１は、ＭＯＳトランジスタを含む複数の素子を
含んでいて、このセル１によって論理ゲートなどの基本
的な回路が形成される。各セル１内の配線領域２にはぞ
れぞれ、セル１内の回路素子を結線するだけの局部的な
配線が形成されている。

上記セル１は、セル間隔をほとんど置かずに高密度に配
列されている。このため、セル間の配線を行なう広域的
な配線チャンネルは、電源配線チャンネルを除いて、上
記セル１が形成された活性領域の上に形成されるように
なっている。この広域的な配線チャンネルは、縦と横の
方向別に２層に振り分けられて形成された第１層および
第２層のＡＭ配線によって形成されている。

第２図は上記セル内およびセル上の配線状態を平面レイ
アウト図によって部分的に例示したものであって、３は
ＬＯＧＯ８（局部酸化膜）、４はＭＯＳトランジスタの
ゲート電極、５はウェル拡散層、６は電極取出用のコン
タクトホール、７はセル内配線、８は層間接続用のコン
タクトホール、９は１層目ＡΩによる電源配線、１０は
１層目ＡＱによる横方向のセル間配線、１１は２層目Ａ
Ｑによる縦方向のセル間配線である。

第３図は第２図のＩ−Ｉ部分の断面状態を示したもので
あって、１２はＰＳＧ　（リン・シリケート・ガラス）
による眉間絶縁膜、３はＣＶＤ　（化学蒸着）によって
形成された酸化シリコン膜、１４はｐ導電型シリコン半
導体基板、１５はｎ＋導電型拡散層、１６はゲート酸化
膜、１７はパッシベーション膜、１８は１層目ＡＱと２
層目Ａｆｉの間の眉間絶縁膜である。

ここで、ＭｏＳトランジスタのゲート電極４は。

ポリシリコン４１の上にＷなどの高融点金属４２を積層
したポリサイドによって形成されている。

そして、このポリサイドによるゲート電極４と同一の配
線材料によって、セル内の配線７も一緒に形成されてい
る。すなわち、セル内配線７は、ポリシリコン７１の上
にＷなどの高融点金属７２を積層したポリサイドによっ
て形成されている。

以上のようにして、第１図〜第３図に示した実施例の半
導体集積回路装置は、半導体集積回路装置内の配線が、
セル内での局部的な配線７と、セル間での広域的な配線
１０．１１とに分けて形成されている。これとともに、
セル内の局部的配線７が高融点金属のポリサイドによっ
て形成され、この局部的な配線の上に形成される２層Ａ
ｌ配線１０と１１とによってセル間の広域的な配線が形
成されている。

このように、半導体集積回路装置内の配線の一部の層を
高融点金属のポリサイドで形成することによって、配線
による段差を緩和することができるとともに、電気抵抗
が高いというポリサイドの欠点は、その使用が局部的で
あるためにほとんど無視できるほどに軽減することがで
きる一方、電気抵抗の影響が大きく現われる広域配線に
ついては、Ａｆｉ配線によって低抵抗に形成することが
できるようになる。

この結果、ＡＩ２配線の暦数を多くすることなく、かつ
動作速度を低下させることなく、半導体集積回路装置の
高集積化が可能になる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、セル内配線７は高融点金属または高融点金属の
シリサイドであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイに適用
した場合について説明したが、それに限定されるもので
はなく１例えばフル・カスタム方式の半導体集積回路装
置にも適用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ＡΩ配線の暦数を多くすることなく、かつ動
作速度を低下させることなく、半導体装置回路装置の高
集積化を図ることができる、己いう効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体集積回路装置の
要部を部分的に示す平面レイアウト図、第２図は上記半
導体集積回路装置の配線状態を部分的に例示する平面レ
イアウト図、 第３図は第２図のＩ−Ｉ部分を示す断面図である。 １・・・・基本セル（実線の枠で囲む部分）、２・・・
・セル内の配線領域（点線の枠で囲む部分）、３・・・
・ＬＯＣＯ８（局部酸化膜）、４・・・・ＭＯＳトラン
ジスタのゲート電極、５・・・・ウェル拡散層、６・・
・・電極取出用のコンタクトホール、７・・・・高融点
金属のポリサイドによるセル内配線（局部的配線）、７
１・・・・ポリシリコン、７２・・・・高融点金属、８
・・・・層間接続用のコンタクトホール、９・・・・１
層目ＡＱによる電源配線、１０・・・・１層目ＡＱによ
るセル間配線（広域的配線）、１１・・・・２層目ＡＱ
によるセル間配線（広域的配線）、１２・・・・ＰＳＧ
　（リン・シリケート・ガラス）による眉間絶縁膜、１
３・・・・ＣＶＤ　（化学蒸着）によって形成された酸
化シリコン膜、１４・・・・ｐ導電型シリコン半導体基
板、１５・・・・ｎ＋導電型拡散層、１６・・・・ゲー
ト酸化膜、１７・・・・パッシベーション膜、１８・・
・・１層目ＡＱとの層目ＡΩの間の眉間絶縁膜。 第　　１ １−じ）し ２−乞ル丙幼ど彰１饅歳

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路装置内の配線を局部的な配線と広域
   的な配線とに分けて形成するとともに、局部的な配線は
   高融点金属またはそのシリサイドあるいはポリサイドに
   よって形成し、広域的な配線は上記局部的な配線の上に
   形成される多層アルミニウム配線によって形成したこと
   を特徴とする半導体集積回路装置。 ２、回路素子としてＭＯＳトランジスタを有する回路セ
   ルが多数配列されたゲートアレイであって、上記ＭＯＳ
   トランジスタのゲート電極と同一の配線材料によって上
   記セル内の配線を形成し、上記ゲート電極の上に形成さ
   れる多層アルミニウム配線によって上記セル間の配線を
   形成したことを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ３、縦と横の方向別に２層に振り分けられて形成された
   第１、第２のアルミニウム配線によって広域的な配線を
   形成したことを特徴とする特許請求の範囲第１項または
   第２項記載の半導体集積回路装置。