JPS60177669A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、高集積な半導体メモリ装置、たとえば２５６
にビットあるいはそれ以上の高集積なダイナミックＲＡ
Ｍのような半導体メモリ装置に関するものである。

［背景技術］ 一般に、この種の半導体メモリ装置においては、半導体
チップ上に、複数のメモリセルがマトリックス状に配列
し形成されたメモリセルアレイがあり、このメモリセル
アレイ上、下層側にワード線群、層間絶縁膜を間にして
上層側にデータ線群がそれぞれ形成されている。

高集積化が進んでいる折、前記ワード線およびデータ線
のパターン幅は微細化し、たとえば前記２５６にピッ１
〜のダイナミックＲＡＭでは２μｍ程度となっている。

本発明者の検討によると、このような微細なパターンを
形成する場合、ホトレジストの処理上、新たな問題が生
じるおそれがあることが判明した。

すなわち、要求されるパターンの加工精度の面からホト
レジスト−の膜厚がたとえば１μｍ程度に制限されるの
に対し、そうした膜厚ではホトレジストがエツチングに
対して充分な耐性をもちえない個所が出てくるというこ
とである。

ここで、本発明者による検討内容を第１図を参照しなが
ら、もう少し具体的に説明する。第１図はダイナミック
ＲＡＭの製造工程中、データ線群の形成前のチップ断面
構造を示す図である。

この第１図において半導体チップであるシリコンチップ
１の一面には、選択酸化による厚い二酸化シリコン膜（
いわゆるフィールド酸化膜）２と、ゲート絶縁膜である
薄い二酸化シリコン膜３とが形成されている。そして、
こうしたシリコンチップ１上には、第１層目の電極材料
層であるポリシリコン層４、このポリシリコン層４の上
には表面を被う二酸化シリコン層５を間にしてワード線
群６が形成されている。ワード線群６は互いに平行な複
数のワード線６００，６０１，６０２，６０３゜・・・
からなり、各ワード線はポリシリコンと高融点金属のシ
リサイド、たとえばモリブデンシリサイドとからなるポ
リサイドによって形成されている。各ワード線６００，
６０１，６０２，６０３．・・・はメモリセル選択のた
めのものであり、第１図の最も左側のものが０番地で、
そこから右側に１番地、２番地、３番地、・・・どなっ
ている。しだがって、ワード線群６中、最も左側に位置
する０番地のワード線６００がメモリセルアレイの一番
端に位置することになる。

こうしたワード線群６の上は、リンシリケートガラス等
からなる層間絶縁膜７によって被覆され、その上に図示
しないデータ線群が形成される。このため、データ線群
を形成するに当たり、層間絶縁膜７に対してコンタク１
〜六の加工が行なわれる。

符号８はコンタクト穴加工用のホトレジスト層である。

ホトレジスト層８は、パターンの加工精度の面からたと
えば厚さ１μｍ程度に制限される。

ホトレジスト層８は、回転塗布、ベーキング等の処理中
、自身の流動性によって凸部の被覆が凹部よりも薄く形
成される。図例にしたがえば、厚いフィールド酸化膜２
および第１層目の電極材料層４のさらにその」二に形成
されたワード線６００゜６０１−の部分が最も薄くなる
。

本発明者の検討によると、特に０番地のワード線６００
の部分が、エツチングに対する耐性が不充分であり、ワ
ード線６００に虫くい状の不良あるいは断線不良が生じ
るおそれがあることが判明した。これは、０番地のワー
ド６００がメモリセルアレイの最も端に位置し、その外
側に第２層目の電極材料層であるポリサイド層が存在し
ないため、ホトレジストが外側に流れる傾向にあるから
と考えられる。なお、ホトレジスト層８の耐性について
は、微細なパターン加工にドライエツチングが用いられ
ている関係上、エツチング時ホトレジスト自身も若干な
がら除去される点から、かなりシビアである。

［発明の目的］ 本発明の目的は、高集積な半導体メモリ装置において顕
現化したホトレジスト処理上の問題を有効に解決しうる
技術を提供することにある。

本発明の別の目的は、製造プロセスを複雑化しない解決
策を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、ワード線群６の各ワード線のうち、最も端に
位置するワード線６００の外側に（第１図におけるＷ部
分に）、メモリの回路動作に無関係な追加のワード線を
配置するようにしている。

追加のワード線はホトレジストの流れ止めとして機能す
るため、前記ワード線６００上を被うホト−ジスト膜厚
を１番地のワード線６０１および同様なその他のワード
線とほぼ同じにすることができる。このような追加のワ
ード線は、ワード線群６の形成時に同時にパターニング
できるので、それを形成するのに新たな工程を要するこ
とはない。

［実施例］ 以下、本発明の一実施例であるダイナミックＲＡＭにつ
いて詳細に説明する。

第２図はダイナミックＲＡＭのチップレイアラ１〜パタ
ーンを示す図で′ある。半導体チップであるシリコンチ
ップ１上にはメモリセルアレイが４っあり、各メモリセ
ルアレイ９１，９２，９３，９４はチップ１の中に互い
に分離して配置されている。

これら各メモリセルアレイ９１〜９４を分離する領域に
は、Ｘデコーダ１０１，１０２およびＹデコーダ１０３
，１０４が十字形に配置さ九、十字形の交点部分にカラ
ム／ロウ切換え回路１１が配置されている。そして、各
メモリセルアレイ９１〜９４のチップ内側部分にはワー
ド線４本分に相当する冗長ビット１２があり、それとＹ
デコーダ１０３．１０４との間にそれぞれダミーセルア
レイ１３およびセンスアンプ１４が配置されている。

また、半導体チップ１の上下部分には、人出カバソファ
および信号発生回路等を含む周辺回路１５が配置されて
いる。

さて、ここでは、前述したホトレジスト層８の膜厚低減
を防ぐための追加のワード線１６を、スクライブライン
に近いチップ１の周辺部分、冗長ビット１２の外側部分
およびダミーセルアレイ１３の内部にそれぞれ配置して
いる。

このような追加のワード線１６の位置づけを明らかにす
る前に、説明の便宜上、まずダイナミックＲＡＭの基本
となるメモリセルの構成について簡単に説明する。ダイ
ナミックＲＡＭのメモリセルは、第３図の回路図に示す
ように、選択ゲートとなる１個のＭＩＳＦＥＴ　Ｑとこ
のＭＩＳＦＥ１゛Ｑのソースにつながる情報蓄積用のキ
ャパシタＣとから構成されている。なお、第３図中、符
号６ｍはワード線群６のワード線の一つを代表的に示す
ものであり、符号ＤＬｎはアルミニウムパターンからな
るデータ線群のデータ線の一つを代表的に示すものであ
る。またこの場合、第４図に示す半導体チップ１の縦方
向の断面構造から判るように、前記ＭＩＳＦＥＴ　Ｑお
よび前記キャパシタＣはそれぞれ次のような構成である
。すなわち、ＭＩＳＦＥＴＱは、半導体チップ１の表面
に形成されたＮ＋型の半導体領域１７．１８をソースお
よびドレイン、薄い二酸化シリコン膜３ををゲー１〜と
したＭＯＳＦＥＴによって構成されている。一方、キャ
パシタＣは、半導体チップ１の表面のＮ型の半導体領域
２１を一方の電極、ゲート絶縁膜３を誘電体層、そして
ゲート絶縁膜３上に形成したポリシリコンからなる第１
層目の電極材料層４を他方の電極として構成されている
。なお、第４図中、符号２２がコンタクト穴であり、層
間絶縁膜７上に位置する各データ線（図示せず）はこの
コンタクト穴２２を通してチップ表面のＮ十型の半導体
領域１８に対して電気的に接続される。

次に、第５図は第２図におけるＡ部分を拡大して示すレ
イアウトパターンの部分図であり、第６図は第５図にお
けるＶｌ−Ｖｌ線に沿ったチップの断面構造を示す図で
ある。これらの図中、既に述べた構成要素と同様の部分
には同一の符号を付し、その説明を省略する。

主として第５図から判るように、メモリセルアレイ９４
には、多数のメモリセルがマトリックス状に配列されて
いる。この点は他のメモリセルアレイ９１〜９３でも同
じである。このため、ワード線群６を構成する各ワード
線６００，６０１，６０２，６０３．・・・（６ｍ）は
メモリセルアレイ上を互いに平行に走っている。ワード
線群６の上側を走るデータ線ＤＬｏ、ＤＬ１．ＤＬ２．
ＤＬ３．・・・（ＤＬｎ）も方向は異なるが同じである
。なお、第５図中、データ線ＤＬｏの上部の配線２３は
電源電圧Ｖｃｃが供給されるもので、その途中がコンタ
クト穴２２０を通して第１層目の電極材料層４に電気的
に接続されている。また、符号２４はＮ＋型の半導体領
域からなるガードリング領域であり、メモリセルアレイ
９４の周囲に少数キャリア対策のために設けられている
。

ここでは、メモリセルアレイ９４の最も端に位置する０
番地のワード線６００の外側に、前述した追加のワード
線１６が１本設けられている。追加のワード線１６はメ
モリマット上、０番地のワード線６００とガードリング
領域２４との間に位置している。このため追加のリード
線１６はメモリマット側に延びるガードリング領域２４
の核部分２４　ａを横切ることになる。そこで、この核
部分２４　ａのチャネル領域下には、予めＮ型不純物で
あるヒ素が導入される。このヒ素の導入は、キャパシタ
Ｃの一方の電極となるＮ型の半導体領域２１の形成と同
時に行なうことができる。なお、追加のワード線１６は
、ワード線群６の各ワード線６００　、６０１　、６０
２　、６０３　、−　・・（６ｍ　）と同一の工程で形
成するため、その構成も各ワード線６ｍと同様である。

しかし、各ワード線６ｍにはアドレス信号が加わるが、
追加のワード線１６は半導体チップ１の接地電位に保持
されており、メモリの回路動作には無関係である。

以上述べた点は、前記第２図のＢ部分についても全く同
様である。Ｂ部分には、ワード線４本分に相当する冗長
ビット１２が配置されているが、冗長性という機能のち
がいはあるもののチップの断面構造は共通にしている。

したがって、このＢ部分の説明は省略する。

また、前記第２図のダミーセルアレイ１３の部分には、
中央に位置する接地電位線の両側に、各１本のダミーセ
ルの電荷をディスチャージするためのＭＩＳＦＥＴのゲ
ート電極となるワード線群６と同時に設けられた配線、
およびダミーセル選択用のワード線がそれぞれ対称的に
配置されている。ここでは、これらディスチャージ用配
線とダミーセル選択用ワード線との間にそれぞれ追加の
ワード線１６を１本ずつ配置するようにしている。

これも、線の配列度合をなるべく均一化し、前述したよ
うな断線のおそれを防止するためからである。

［効果］ （１）半導体メモリ装置におけるワード線群の各ワード
線のうち、最も端に位置するワード線の外側に、メモリ
の回路動作に無関係な追加のワード線を配置しているの
で、その追加のワード線がホトレジストの、流れ止めと
して機能し、最も端に位置していたワード線上のホトレ
ジスト塗布膜厚が低減することを防止することができる
。したがって、ボ１−°レジスト塗布膜厚の低減化に起
因して生じていた０番地のワード線の断線問題を有効に
解決することができる。

（２）前記追加のワード線は従来からあるワード線群の
各ワード線と同一の工程によって形成することができる
ので、追加のワード線を形成するのに対し何ら工程を増
すことはない。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、追加のワード
線１６については、スペースが許されるなら、１本のみ
ならず複数本設けるようにすることもできる。また、追
加のワード１６は、ワード線群６の各ワード線と同様の
パターン構成とすることが望ましく、その材料としては
各ワード線と同一にするのが良い。したがって、追加の
ワード線１６の材料としては各ワード線を構成する材料
、たとえば、ボリサーｆド以外にポリシリコンあるいは
他の高融点電極材料（Ｔｉ。

Ｔ　ａ　、　Ｗ　）またはそのシリサイドを用いること
ができる。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミックＲＡＭ
に適用した場合について説明したが、それに限定される
ものではなく、たとえば、フローティングゲートの上に
ワード線を有するＥＰＲＯＭあるいはその他の半導体メ
モリ装置にも適用することができる・。特に、本発明は
ワード線群が２層目の電極材料層によって形成され、そ
の上にデータ線群が形成される場合に有効に適用するこ
とができる。なお、本発明は前記実施例のような４マッ
ト方式のもののみならず、２マツトあるいは８マツ１〜
などの他のマツ１一方式の半導体メモリ装置にも適用で
きることは勿論である。

【図面の簡単な説明】

第１図は、本発明の起点となった問題点を説明するため
の断面図、 第２図は、本発明の一実施例であるダイナミックＲＡ　
Ｍのレイアウトパターン図、 第３図は、メモリセルの回路図、 第４図は、メモリセルの素子構造を示す断面図、第５図
は、第２図におけるＡ部分を拡大して示すレイアウトパ
ターンの部分図、 第６図は、第５図におけるＶｌ−Ｖｌ線に沿ったチップ
の断面構造を示す図である。 １・・・半導体チップ（シリコンチップ）、２・・・厚
い二酸化シリコン膜、３・・・ゲート絶縁膜（薄い二酸
化シリコン膜）、４・・・第１層目の電極材料層、５・
・・二酸化シリコン層、６・・・ワード線群、６００，
６０１，６０２，６０３・・・ワード線、７・・・層間
絶縁膜、８・・・ホトレジスト層。 ９１．９２，９３．９４・・・メモリセルアレイ、１０
１．１０２・・・Ｘデコーダ、１０３，１０４・・・Ｙ
デコーダ、１１・・・カラム／ロウ切換え回路、１２・
・・冗長ビット、１３・・・ダミーセルアレイ、１４・
・・センスアンプ、１５・・・周辺回路、１６・・・追
加のワード線、１７，１８・・・Ｎ＋型の半導体領域、
１９・・・ポリシリコン、２０・・・モリブデンシリサ
イド、６ｍ・・・ワード線、ＤＬｎ・・・データ線、２
１・・・半導体領域、２２，２２０・・・コンタクト穴
、２３・・・Ｖｃｅ線、２４・・・ガードリング領域、
２４　ａ・・・核部分。 第２図 第　３　図 第　４　図 第　５　図 第　６　図

Claims (1)

1. 【特許請求の範囲】 １、半導体チップ上に、複数のメモリセルがマトリック
   ス状に配列し形成されたメモリセルアレイがあり、この
   メモリセルアレイ上、下層側にワード線群、層間絶縁膜
   を間にして上層側にデータ線群がそれぞれ形成されてい
   る半導体メモリ装置において、前記下層側のワード線群
   の各ワード線のうち、最も端に位置するワード線の外側
   に、メモリの回路動作に無関係な追加のワード線を有す
   ることを特徴とする半導体メモリ装置。 ２、前記メモリセルアレイは複数個あり、しかも各メモ
   リセルアレイが互いに分離して半導体チップの中に配置
   されている特許請求の範囲第１項記載の半導体メモリ装
   置。 ３、前記各データ線は、前記層間絶縁膜に設けたコンタ
   ブト六を通して半導体チップ表面の半導体領域に接続さ
   れている特許請求の範囲第１項あるいは第２項に記載の
   半導体メモリ装置。 ４、前記半導体メモリ装置はダイナミックＲＡＭであり
   、前記各メモリセルは選択ゲートとなる１個のＭ工Ｓト
   ランジスタとこのＭ工Ｓトランジスタのソースにつなが
   るキャパシタとから構成されている特許請求の範囲第１
   項〜第３項のいずれかに記載の半導体メモリ装置。 ５、前記キャパシタは、半導体チップ表面の半導体領域
   を一方の電極、ゲート絶縁膜を誘電体層、そしてゲート
   絶縁膜上に形成した第１層目の電極材料層を他方の電極
   として構成されている特許請求の範囲第４項記載の半導
   体メモリ装置。 ６、前記第１層目の電極材料層の上に、前記ワード線群
   および追加のワード線が形成されている特許請求の範囲
   第５項記載の半導体メモリ装置。