JPH0564850B2 - - Google Patents
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- Publication number
- JPH0564850B2 JPH0564850B2 JP60255241A JP25524185A JPH0564850B2 JP H0564850 B2 JPH0564850 B2 JP H0564850B2 JP 60255241 A JP60255241 A JP 60255241A JP 25524185 A JP25524185 A JP 25524185A JP H0564850 B2 JPH0564850 B2 JP H0564850B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- photoresist
- shows
- semiconductor device
- patterns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
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- 230000000694 effects Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の構造に関し、特にフオト
レジスト工程とエツチング工程に於けるパターン
精度の改善に関するものである。
レジスト工程とエツチング工程に於けるパターン
精度の改善に関するものである。
従来の半導体装置は、一般に半導体基板を酸化
または半導体基板上に気層成長法や蒸着等によつ
て一定の薄膜を形成し、ついでフオトレジストを
使用して任意の形状を薄膜上に転写した後、不要
部分の前記薄膜をエツチング、除去する工程と、
半導体基板内に熱拡散またはイオン注入法によつ
て、不純物を導入する工程を組み合せて行なうこ
とにより、所望の回路動作を現実する半導体装置
が得られる。
または半導体基板上に気層成長法や蒸着等によつ
て一定の薄膜を形成し、ついでフオトレジストを
使用して任意の形状を薄膜上に転写した後、不要
部分の前記薄膜をエツチング、除去する工程と、
半導体基板内に熱拡散またはイオン注入法によつ
て、不純物を導入する工程を組み合せて行なうこ
とにより、所望の回路動作を現実する半導体装置
が得られる。
前述した半導体装置の製造過程で、まず第１に
フオトレジストを使用して任意のパターンを半導
体基板上に転写する時点で、レジストパターン寸
法にばらつきが生じる。第２に上記のフオトレジ
ストを耐エツチングマスクとして薄膜をエツチン
グする場合に所望の薄膜パターン寸法に再度ばら
つきが生じる。
フオトレジストを使用して任意のパターンを半導
体基板上に転写する時点で、レジストパターン寸
法にばらつきが生じる。第２に上記のフオトレジ
ストを耐エツチングマスクとして薄膜をエツチン
グする場合に所望の薄膜パターン寸法に再度ばら
つきが生じる。
ばらつき量は、パターン密度に大きく依在し、
かつ第１のフオトレジストへの任意のパターン転
写時に於けるばらつきが支配的である。また、ば
らつき量のパターン密度依存性は、例としてポシ
型フオトレジストを使用した場合残存させるパタ
ーン密度の疎な部位で、残存パターンの寸法の減
少が大きい。残存させるパターン密度の密な部位
でも寸法の減少は起るものの、その絶対値は非常
に小さい。また、同一のパターンが均等に配置さ
れていても、パターンの集合の最外部の寸法が大
きく変動する欠点を有している。上記の現象で、
ポシ型フオトレジストを使用した場合を図示した
のが第２図である。
かつ第１のフオトレジストへの任意のパターン転
写時に於けるばらつきが支配的である。また、ば
らつき量のパターン密度依存性は、例としてポシ
型フオトレジストを使用した場合残存させるパタ
ーン密度の疎な部位で、残存パターンの寸法の減
少が大きい。残存させるパターン密度の密な部位
でも寸法の減少は起るものの、その絶対値は非常
に小さい。また、同一のパターンが均等に配置さ
れていても、パターンの集合の最外部の寸法が大
きく変動する欠点を有している。上記の現象で、
ポシ型フオトレジストを使用した場合を図示した
のが第２図である。
第２図ａは設計上でのパターンである。第２図
ｂは半導体基板上にフオトレジスト工程を経て薄
膜のエツチングが終了した状態である。第２図ｂ
の破線は、設計上のパターンを仮に示してある。
第２図ａではパターン１〜７は、すべて同寸法で
ある。第２図ｂでは、各パターンが上述の理由に
より寸法変動を起している。この為、回路動作上
の電気的特性にも大きく影響する。
ｂは半導体基板上にフオトレジスト工程を経て薄
膜のエツチングが終了した状態である。第２図ｂ
の破線は、設計上のパターンを仮に示してある。
第２図ａではパターン１〜７は、すべて同寸法で
ある。第２図ｂでは、各パターンが上述の理由に
より寸法変動を起している。この為、回路動作上
の電気的特性にも大きく影響する。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例である。第１図ａは設
計上のパターンで１〜７は回路動作上必要なパタ
ーン、たとえば容量形成の為の電極板の形状とす
る。８は１〜７のパターン密度調整用のパターン
である。図から明らかな様に、電極板１〜７はパ
ターン８により周辺との条件が統一化されてい
る。これにより、フオトレジスト工程エツチング
工程を終了した状態、第１図ｂに示す様に、パタ
ーン８に変動が有つても電極板１〜７の形状は設
計値により近い値のものになる。パターン密度調
整用のパターンは、回路動作上問題があれば、エ
ツチング除去することも可能である。
計上のパターンで１〜７は回路動作上必要なパタ
ーン、たとえば容量形成の為の電極板の形状とす
る。８は１〜７のパターン密度調整用のパターン
である。図から明らかな様に、電極板１〜７はパ
ターン８により周辺との条件が統一化されてい
る。これにより、フオトレジスト工程エツチング
工程を終了した状態、第１図ｂに示す様に、パタ
ーン８に変動が有つても電極板１〜７の形状は設
計値により近い値のものになる。パターン密度調
整用のパターンは、回路動作上問題があれば、エ
ツチング除去することも可能である。
本発明は、回路動作上必要な任意パターンの周
辺を囲む様なダミーのパターンを有している。
辺を囲む様なダミーのパターンを有している。
以上説明したように、本発明は回路動作上必要
な能動的パターンをパターン密度に起因する寸法
変動を低減する為の、ダミーのパターン配置して
パターン密度を一定化することにより、回路動作
上必要な能動的パターンの絶対精度及び相対精度
を向上させ、半導体装置の動作特性を改善できる
効果が有る。
な能動的パターンをパターン密度に起因する寸法
変動を低減する為の、ダミーのパターン配置して
パターン密度を一定化することにより、回路動作
上必要な能動的パターンの絶対精度及び相対精度
を向上させ、半導体装置の動作特性を改善できる
効果が有る。
第１図ａは本発明の半導体装置に於ける任意の
層パターンで設計値、第１図ｂは半導体基板に第
１図ａのパターンを転写した状態である。第２図
ａ，ｂは第１図に示した本発明のダミーパターン
を有していない従来技術による時の寸法変動状態
を示す図である。 １〜７……回路パターン、８……調整用パター
ン。
層パターンで設計値、第１図ｂは半導体基板に第
１図ａのパターンを転写した状態である。第２図
ａ，ｂは第１図に示した本発明のダミーパターン
を有していない従来技術による時の寸法変動状態
を示す図である。 １〜７……回路パターン、８……調整用パター
ン。
Claims (1)
- １ 所望の素子パターンの形成のため少なくとも
フオトレジスト工程とエツチング工程を経て形成
される半導体装置において、前記所望の素子パタ
ーンの集合の少なくとも周囲をパターン密度調整
用のダミーのパターンで取り囲んだことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25524185A JPS62114224A (ja) | 1985-11-13 | 1985-11-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25524185A JPS62114224A (ja) | 1985-11-13 | 1985-11-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62114224A JPS62114224A (ja) | 1987-05-26 |
| JPH0564850B2 true JPH0564850B2 (ja) | 1993-09-16 |
Family
ID=17275995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25524185A Granted JPS62114224A (ja) | 1985-11-13 | 1985-11-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62114224A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999010777A1 (de) * | 1997-08-21 | 1999-03-04 | Siemens Aktiengesellschaft | Anordnung zur übertragung von strukturen |
| JP4905696B2 (ja) * | 2007-04-09 | 2012-03-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835770A (ja) * | 1971-09-03 | 1973-05-26 | ||
| JPS5310936A (en) * | 1976-07-19 | 1978-01-31 | Hitachi Ltd | Memory and its applying method |
| JPS5947463A (ja) * | 1982-08-16 | 1984-03-17 | ア−ムストロング・ワ−ルド・インダストリ−ス・インコ−ポレ−テツド | 不織ウエブを形成する方法および装置 |
| JPS60177669A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体メモリ装置 |
-
1985
- 1985-11-13 JP JP25524185A patent/JPS62114224A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835770A (ja) * | 1971-09-03 | 1973-05-26 | ||
| JPS5310936A (en) * | 1976-07-19 | 1978-01-31 | Hitachi Ltd | Memory and its applying method |
| JPS5947463A (ja) * | 1982-08-16 | 1984-03-17 | ア−ムストロング・ワ−ルド・インダストリ−ス・インコ−ポレ−テツド | 不織ウエブを形成する方法および装置 |
| JPS60177669A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62114224A (ja) | 1987-05-26 |
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