JP2893771B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2893771B2 JP2893771B2 JP1319257A JP31925789A JP2893771B2 JP 2893771 B2 JP2893771 B2 JP 2893771B2 JP 1319257 A JP1319257 A JP 1319257A JP 31925789 A JP31925789 A JP 31925789A JP 2893771 B2 JP2893771 B2 JP 2893771B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- memory cell
- peripheral circuit
- minimum pitch
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の配線構造に関する。
従来の技術を第２図に用いて説明する。第２図は半導
体基板に形成したSRANパターンであるが、第２図におい
てＡの部分はメモリセル部、Ｂの部分はメモリセルに情
報を出し入れする周辺回路部である。そして201は能動
領域と素子分離領域の境界で201で囲まれた領域が能動
領域、202はゲート電極および配線として使われる第１
層の配線層であり、この配線層は通常他の配線層（たと
えばAL配線）と接続して使われる。
体基板に形成したSRANパターンであるが、第２図におい
てＡの部分はメモリセル部、Ｂの部分はメモリセルに情
報を出し入れする周辺回路部である。そして201は能動
領域と素子分離領域の境界で201で囲まれた領域が能動
領域、202はゲート電極および配線として使われる第１
層の配線層であり、この配線層は通常他の配線層（たと
えばAL配線）と接続して使われる。
一般にARAMやDRAMではメモリセル部の面積がチップサ
イズを決定するので、メモリセルはできる限り微細化さ
れる。そこでメモリセル部Ａの第１層の配線層202は最
小ピッチで形成される。これに対し、周辺回路部Ｂの面
積はチップサイズにそれほど影響しない上に、ゲート電
極とゲート電極の間にコンタクトホールが存在するの
で、第１層の配線層202は最小ピッチでは形成されな
い。また周辺回路部Ｂのあるブロックとあるブロックの
配置は、AL配線等がしやすいように配置されるので、ブ
ロック間には第１層の配線層202の存在しない領域が生
じる。
イズを決定するので、メモリセルはできる限り微細化さ
れる。そこでメモリセル部Ａの第１層の配線層202は最
小ピッチで形成される。これに対し、周辺回路部Ｂの面
積はチップサイズにそれほど影響しない上に、ゲート電
極とゲート電極の間にコンタクトホールが存在するの
で、第１層の配線層202は最小ピッチでは形成されな
い。また周辺回路部Ｂのあるブロックとあるブロックの
配置は、AL配線等がしやすいように配置されるので、ブ
ロック間には第１層の配線層202の存在しない領域が生
じる。
以上のことから、メモリセル部では第１層の配線層20
2は密になり、周辺回路部のそれは疎になる。この状態
で第１層の配線層202を形成するためにフォト工程を行
なうと、メモリセル部と周辺回路部を同じマスク寸法で
設計してもポジレジストで露光すると、メモリセル部の
寸法が周辺回路部の寸法より太くなる。また次のエッチ
ング工程でリアクティブイオンエッチングを行ない、こ
こでは多結晶シリコン膜による第１層の不要部分を除去
して第１層の配線層を形成すると、エッチングのローデ
ィング効果により通常はメモリセル部の寸法が周辺回路
部の寸法より太くなる。また条件によってはメモリセル
部の寸法が周辺回路部の寸法より細くなることがある。
また、同じ周辺回路部でも密な部分と疎な部分では第１
層の配線層202の寸法が変わってしまう。その結果同じ
マスク寸法で設計した第１層の配線層202をゲート電極
として使用している部分のトランジスタ特性、特にβが
場所により大きく変わってしまい、ICの電気的特性がば
らつき、動作速度も遅くなり、設計どうりの特性が出く
なるという課題を有していた。
2は密になり、周辺回路部のそれは疎になる。この状態
で第１層の配線層202を形成するためにフォト工程を行
なうと、メモリセル部と周辺回路部を同じマスク寸法で
設計してもポジレジストで露光すると、メモリセル部の
寸法が周辺回路部の寸法より太くなる。また次のエッチ
ング工程でリアクティブイオンエッチングを行ない、こ
こでは多結晶シリコン膜による第１層の不要部分を除去
して第１層の配線層を形成すると、エッチングのローデ
ィング効果により通常はメモリセル部の寸法が周辺回路
部の寸法より太くなる。また条件によってはメモリセル
部の寸法が周辺回路部の寸法より細くなることがある。
また、同じ周辺回路部でも密な部分と疎な部分では第１
層の配線層202の寸法が変わってしまう。その結果同じ
マスク寸法で設計した第１層の配線層202をゲート電極
として使用している部分のトランジスタ特性、特にβが
場所により大きく変わってしまい、ICの電気的特性がば
らつき、動作速度も遅くなり、設計どうりの特性が出く
なるという課題を有していた。
そこで本発明は、このような課題を解決するもので、
その目的とするところは、フォト工程での寸法のぱらつ
きや、エッチングのローディング効果による寸法のばら
つきを抑え、場所によるトランジスタ特性のばらつきを
なくすことを目的とする。
その目的とするところは、フォト工程での寸法のぱらつ
きや、エッチングのローディング効果による寸法のばら
つきを抑え、場所によるトランジスタ特性のばらつきを
なくすことを目的とする。
本発明の半導体装置は、デザインルールの最小ピッチ
で配置された配線を有するメモリセル部と、前記メモリ
セル部に情報を出し入れをし、前記最小ピッチより広い
ピッチで配置された配線を有する周辺回路部と、を有す
る半導体装置において、 前記周辺回路部の素子分離領域上に、前記最小ピッチ
あるいは略最小ピッチで形成したダミーの配線を設けた
ことを特徴とする。
で配置された配線を有するメモリセル部と、前記メモリ
セル部に情報を出し入れをし、前記最小ピッチより広い
ピッチで配置された配線を有する周辺回路部と、を有す
る半導体装置において、 前記周辺回路部の素子分離領域上に、前記最小ピッチ
あるいは略最小ピッチで形成したダミーの配線を設けた
ことを特徴とする。
本発明の実施例を第１図を用いて説明する。第１図
（ａ）は本発明の実施例による平面図、第１図（ｂ）は
本発明の実施例による断面図である。
（ａ）は本発明の実施例による平面図、第１図（ｂ）は
本発明の実施例による断面図である。
第１図（ｂ）を用いて本発明の製造方法を説明する。
第１図（ｂ）において100はＰ型シリコン基板、103は素
子分離用絶縁膜、104はゲート絶縁膜、102は第１層の配
線層である。
第１図（ｂ）において100はＰ型シリコン基板、103は素
子分離用絶縁膜、104はゲート絶縁膜、102は第１層の配
線層である。
まず、Ｐ型シリコン基板100をドライ02雰囲気で酸化
を行ない約400Åのシリコン酸化膜を形成し、次にCVD法
によりシリコン窒化膜を約2000Å形成する。次に、フォ
ト・リソグラフィ後エッチングを行ない素子分離領域と
なる部分の前記シリコン窒化膜の不要部分を除去する。
次にウエット02雰囲気で酸化を行なうと前記シリコン窒
化膜を除去した部分に酸化膜が成長し、この素子分離用
酸化膜103を約8000Å形成する。次に加熱したリン酸で
シリコン窒化膜を全面除去し、フッ素により前記400Å
のシリコン酸化膜を除去する。次にウエット02雰囲気で
酸化を行ない、能動領域上に約200Åのゲート酸化膜104
を形成する。次にCVD法により多結晶シリコンを約4000
Å形成した後、ポジレジストによりフォトリソグラフィ
を行ない、パターン形成後、CCl4ガスを使ったリアクテ
ィブイオンエッチングを行ない前記多結晶シリコン膜の
不要部分を除去して第１層の配線層102を形成する。こ
こで本実施例では第１図（ａ）のように周辺回路部の素
子分離領域上にも、他の配線層とは接続しないダミーの
第１層の配線層をデザインルールの最小ピッチで配置し
てある。このためローディング効果が起こりにくく、場
所により第１層の配線層の寸法が変わることはなく、ト
ランジスタの特性が場所により変化することはない。
を行ない約400Åのシリコン酸化膜を形成し、次にCVD法
によりシリコン窒化膜を約2000Å形成する。次に、フォ
ト・リソグラフィ後エッチングを行ない素子分離領域と
なる部分の前記シリコン窒化膜の不要部分を除去する。
次にウエット02雰囲気で酸化を行なうと前記シリコン窒
化膜を除去した部分に酸化膜が成長し、この素子分離用
酸化膜103を約8000Å形成する。次に加熱したリン酸で
シリコン窒化膜を全面除去し、フッ素により前記400Å
のシリコン酸化膜を除去する。次にウエット02雰囲気で
酸化を行ない、能動領域上に約200Åのゲート酸化膜104
を形成する。次にCVD法により多結晶シリコンを約4000
Å形成した後、ポジレジストによりフォトリソグラフィ
を行ない、パターン形成後、CCl4ガスを使ったリアクテ
ィブイオンエッチングを行ない前記多結晶シリコン膜の
不要部分を除去して第１層の配線層102を形成する。こ
こで本実施例では第１図（ａ）のように周辺回路部の素
子分離領域上にも、他の配線層とは接続しないダミーの
第１層の配線層をデザインルールの最小ピッチで配置し
てある。このためローディング効果が起こりにくく、場
所により第１層の配線層の寸法が変わることはなく、ト
ランジスタの特性が場所により変化することはない。
たとえば、デザインルールを0.8μｍルールとした場
合、従来例のように第１層の配線層のパターンに疎密が
あると、パターンの密なメモリセル部のエッチング後の
寸法を0.8μｍになるようフォト、エッチングの条件を
設定すると、パターンの疎な周辺回路部のエッチング後
の寸法はフォト工程の寸法のばらつきとエッチングのロ
ーディング効果により約0.95μｍとなり0.15μｍ太くな
ってしまう。これに対し本実施例のようにすると、メモ
リセル部のエッチング後の寸法も周辺回路部のエッチン
グ後の寸法も0.8μｍとなり、フォト工程の寸法のばら
つきやローディング効果が抑えられ、場所によるトラン
ジスタ特性のばらつきをなくすことができる。
合、従来例のように第１層の配線層のパターンに疎密が
あると、パターンの密なメモリセル部のエッチング後の
寸法を0.8μｍになるようフォト、エッチングの条件を
設定すると、パターンの疎な周辺回路部のエッチング後
の寸法はフォト工程の寸法のばらつきとエッチングのロ
ーディング効果により約0.95μｍとなり0.15μｍ太くな
ってしまう。これに対し本実施例のようにすると、メモ
リセル部のエッチング後の寸法も周辺回路部のエッチン
グ後の寸法も0.8μｍとなり、フォト工程の寸法のばら
つきやローディング効果が抑えられ、場所によるトラン
ジスタ特性のばらつきをなくすことができる。
本実施例では第１挿の配線層に多結晶シリコン膜を用
いたが、チタン、モリブデン、タングステン、プラチ
ナ、ニッケル、コバルト、タンタルなどの高融点金属を
用いてもよいし、多結晶シリコン上にこれら高融点金属
膜を形成した高融点金属ポリサイド膜、あるいは高融点
金属シリサイド膜を使用してもよいし、アルミニウム、
銅などの金属を使用してもよい。
いたが、チタン、モリブデン、タングステン、プラチ
ナ、ニッケル、コバルト、タンタルなどの高融点金属を
用いてもよいし、多結晶シリコン上にこれら高融点金属
膜を形成した高融点金属ポリサイド膜、あるいは高融点
金属シリサイド膜を使用してもよいし、アルミニウム、
銅などの金属を使用してもよい。
また、本実施例では、素子分離領域上に形成したダミ
ーの第１層の配線層は最小ピッチで配置したが、最小ピ
ッチに近いピッチ、たとえば最小ピッチを0.8μｍとす
ると、1.0μｍピッチで配置しても効果は変わらない。
ーの第１層の配線層は最小ピッチで配置したが、最小ピ
ッチに近いピッチ、たとえば最小ピッチを0.8μｍとす
ると、1.0μｍピッチで配置しても効果は変わらない。
また、本実施例では、素子分離領域上に形成したダミ
ーの第１層の配線層はＬ字形であったが、これは直線で
もよいしコの字形でも、ロの字形がでもその効果は同じ
である。
ーの第１層の配線層はＬ字形であったが、これは直線で
もよいしコの字形でも、ロの字形がでもその効果は同じ
である。
以上述べたように本発明の半導体装置によれば、第１
層の配線層のパターンに疎密があっても、そのエッチン
グ後の寸法は、ほぼ一定になるのでトランジスタ特性の
ばらつきが小さくなることから、設計どうりの、高速、
高信頼性の半導体装置を提供できる効果がある。
層の配線層のパターンに疎密があっても、そのエッチン
グ後の寸法は、ほぼ一定になるのでトランジスタ特性の
ばらつきが小さくなることから、設計どうりの、高速、
高信頼性の半導体装置を提供できる効果がある。
【図面の簡単な説明】 第１図（ａ）は本発明による一実施例による平面図、第
１図（ｂ）は本発明による一実施例による断面図、第２
図は従来例による平面図である。 100……シリコン基板 101、201……能動領域と素子分離領域の境界 102、202……第１層の配線層 103……素子分離絶縁膜 104……ゲート絶縁膜
１図（ｂ）は本発明による一実施例による断面図、第２
図は従来例による平面図である。 100……シリコン基板 101、201……能動領域と素子分離領域の境界 102、202……第１層の配線層 103……素子分離絶縁膜 104……ゲート絶縁膜
Claims (1)
- 【請求項１】デザインルールの最小ピッチで配置された
配線を有するメモリセル部と、前記メモリセル部に情報
を出し入れをし、前記最小ピッチより広いピッチで配置
された配線を有する周辺回路部と、を有する半導体装置
において、 前記周辺回路部の素子分離領域上に、前記最小ピッチあ
るいは略最小ピッチで形成したダミーの配線を設けたこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319257A JP2893771B2 (ja) | 1989-12-08 | 1989-12-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319257A JP2893771B2 (ja) | 1989-12-08 | 1989-12-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03180041A JPH03180041A (ja) | 1991-08-06 |
| JP2893771B2 true JP2893771B2 (ja) | 1999-05-24 |
Family
ID=18108175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319257A Expired - Lifetime JP2893771B2 (ja) | 1989-12-08 | 1989-12-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893771B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930008894B1 (ko) * | 1991-09-19 | 1993-09-16 | 삼성전자 주식회사 | 반도체장치의 금속배선구조 |
| US5899706A (en) * | 1997-06-30 | 1999-05-04 | Siemens Aktiengesellschaft | Method of reducing loading variation during etch processing |
| JPH1131850A (ja) | 1997-07-10 | 1999-02-02 | Nec Corp | 半導体装置及びその製造方法 |
| US6794677B2 (en) | 2000-10-02 | 2004-09-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for fabricating the same |
| JP2003017390A (ja) | 2001-06-29 | 2003-01-17 | Toshiba Corp | パターン形成方法及びパターン形成に用いるマスク |
| WO2004038780A1 (ja) * | 2002-10-28 | 2004-05-06 | Hitachi, Ltd. | 半導体製造装置システム及びそれを用いた半導体装置の製造方法 |
| KR100712996B1 (ko) * | 2005-09-20 | 2007-05-02 | 주식회사 하이닉스반도체 | 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법 |
| JP5705610B2 (ja) | 2010-08-05 | 2015-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1989
- 1989-12-08 JP JP1319257A patent/JP2893771B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03180041A (ja) | 1991-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0517368B1 (en) | Local interconnect for integrated circuits | |
| JP3033979B2 (ja) | キャパシタの製法 | |
| US6001719A (en) | Methods of forming metal silicide layers having insulator-filled recesses therein | |
| JPS5877253A (ja) | 集積回路抵抗の作成方法 | |
| JPS61198780A (ja) | 半導体装置の製造方法 | |
| JP2893771B2 (ja) | 半導体装置 | |
| US5600170A (en) | Interconnection structure of semiconductor device | |
| JP3847940B2 (ja) | 半導体装置の製造方法 | |
| JP3180333B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2001110782A (ja) | 半導体装置の製造方法 | |
| JPH06224161A (ja) | 半導体装置の製造方法 | |
| JP2004079902A (ja) | 導電性接触構造及びその製造方法 | |
| JP4299380B2 (ja) | 半導体装置及びその製造方法 | |
| JPS59112641A (ja) | 半導体装置及びその製造方法 | |
| KR100191770B1 (ko) | 반도체소자 및 그 제조방법 | |
| JP3218633B2 (ja) | Ｍｏｓｒａｍの作製方法 | |
| JPS6157709B2 (ja) | ||
| KR100419749B1 (ko) | 반도체소자의제조방법 | |
| JPH01144671A (ja) | 半導体メモリ装置の製造方法 | |
| KR100246192B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| JPS61258431A (ja) | 集積回路およびその製造方法 | |
| JP2000021815A (ja) | 半導体装置 | |
| JPH021171A (ja) | Ｍｉｓ型半導体集積回路装置 | |
| JPH0480535B2 (ja) | ||
| JPH04123427A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 11 |