JPH03180041A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03180041A JPH03180041A JP1319257A JP31925789A JPH03180041A JP H03180041 A JPH03180041 A JP H03180041A JP 1319257 A JP1319257 A JP 1319257A JP 31925789 A JP31925789 A JP 31925789A JP H03180041 A JPH03180041 A JP H03180041A
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の配線構造に関する。
［従来の技術］
従来の技術を第２図を用いて説明する。第２図は半導体
基板に形成したＳＲＡＭのパターンであるが、第２図に
おいてＡの部分はメモリセル部、Ｂの部分はメモリセル
に情報を出し入れする周辺回路部である。そして２０１
は能動領域と素子分離領域の境界で２０１で囲まれた領
域が能動領域、２０２はゲート電極および配線として使
われる第１層の配線層であり、この配線層は通常他の配
線層（たとえばＡＬ配線）と接続して使われる。
基板に形成したＳＲＡＭのパターンであるが、第２図に
おいてＡの部分はメモリセル部、Ｂの部分はメモリセル
に情報を出し入れする周辺回路部である。そして２０１
は能動領域と素子分離領域の境界で２０１で囲まれた領
域が能動領域、２０２はゲート電極および配線として使
われる第１層の配線層であり、この配線層は通常他の配
線層（たとえばＡＬ配線）と接続して使われる。
−Ｉｉ１９にＳＲＡＭやＤＲＡＭではメモリセル部の面
積がチップサイズを決定するので、メモリセルはできる
限り微細化される。そこでメモリセル部Ａの第１層の配
線層２０２は最小ピッチで形成される。これに対し、周
辺回路部３の面積はチップサイズにそれほど影響しない
上に、ゲート電極とゲート電極の間にコンタクトホール
が存在するので、第１層の配線層２０２は最小ピッチで
は形成されない。また周辺回路部Ｂのあるブロックとあ
るブロックの配置は、ＡＬ配線等がしやすいように配置
されるので、ブロック間には第１層の配線層２０２の存
在しない領域が生じる。
積がチップサイズを決定するので、メモリセルはできる
限り微細化される。そこでメモリセル部Ａの第１層の配
線層２０２は最小ピッチで形成される。これに対し、周
辺回路部３の面積はチップサイズにそれほど影響しない
上に、ゲート電極とゲート電極の間にコンタクトホール
が存在するので、第１層の配線層２０２は最小ピッチで
は形成されない。また周辺回路部Ｂのあるブロックとあ
るブロックの配置は、ＡＬ配線等がしやすいように配置
されるので、ブロック間には第１層の配線層２０２の存
在しない領域が生じる。
［発明が解決しようとする課題］
以上のことから、メモリセル部では第１層の配線層２０
２は密になり、周辺回路部のそれは疎になる。この状態
で第１層の配線層２０２を形成するためにフォト工程を
行なうと、メモリセル部と周辺回路部を同じマスク寸法
で設計してもポジレジストで露光すると、メモリセル部
の寸法が周辺回路部の寸法より太くなる。また次のエツ
チング工程でリアクティブイオンエツチングを行ない、
ここでは多結晶シリコン膜による第１層の不要部分を除
去して第１層の配線層を形成すると、エツチングのロー
ディング効果により通常はメモリセル部の寸法が周辺回
路部の寸法より太くなる。また条件によってはメモリセ
ル部の寸法が周辺回路部の寸法より細くなることがある
。また、同じ周辺回路部でち密な部分と疎な部分では第
１層の配線層２０２の寸法が変わってしまう、その結果
同じマスク寸法で設計した第１層の配線層２０２をゲー
ト電極として使用している部分のトランジスタ特性、特
にβが場所により大きく変わってしまい、ＩＣの電気的
特性がばらつき、動作速度ち遅くなり、設計どうりの特
性が出くなるという課題を有していた。
２は密になり、周辺回路部のそれは疎になる。この状態
で第１層の配線層２０２を形成するためにフォト工程を
行なうと、メモリセル部と周辺回路部を同じマスク寸法
で設計してもポジレジストで露光すると、メモリセル部
の寸法が周辺回路部の寸法より太くなる。また次のエツ
チング工程でリアクティブイオンエツチングを行ない、
ここでは多結晶シリコン膜による第１層の不要部分を除
去して第１層の配線層を形成すると、エツチングのロー
ディング効果により通常はメモリセル部の寸法が周辺回
路部の寸法より太くなる。また条件によってはメモリセ
ル部の寸法が周辺回路部の寸法より細くなることがある
。また、同じ周辺回路部でち密な部分と疎な部分では第
１層の配線層２０２の寸法が変わってしまう、その結果
同じマスク寸法で設計した第１層の配線層２０２をゲー
ト電極として使用している部分のトランジスタ特性、特
にβが場所により大きく変わってしまい、ＩＣの電気的
特性がばらつき、動作速度ち遅くなり、設計どうりの特
性が出くなるという課題を有していた。
そこで本発明は、このような課題を解決するちので、そ
の目的とするところは、フォト工程での寸法のばらつき
や、エツチングのローディング効果による寸法のばらつ
きを抑え、場所によるトランジスタ特性のばらつきをな
くすことを目的とする。
の目的とするところは、フォト工程での寸法のばらつき
や、エツチングのローディング効果による寸法のばらつ
きを抑え、場所によるトランジスタ特性のばらつきをな
くすことを目的とする。
［課題を解決するための手段］
本発明の半導体装置は、半導体基板に形成された能動領
域と、前記能動領域以外の前記半導体基板に形成された
第１の絶縁膜からなる素子分離領域と、前記能動領域に
形成された第２の絶縁膜上および前記素子分離領域上に
形成された第１の導電膜による配線からなる半導体装置
において、前記第１の導電膜による配線が前記素子分離
領域上に多の配線との接続に使われることなく存在する
ことを特徴とする。
域と、前記能動領域以外の前記半導体基板に形成された
第１の絶縁膜からなる素子分離領域と、前記能動領域に
形成された第２の絶縁膜上および前記素子分離領域上に
形成された第１の導電膜による配線からなる半導体装置
において、前記第１の導電膜による配線が前記素子分離
領域上に多の配線との接続に使われることなく存在する
ことを特徴とする。
［実 施 例１
本発明の実施例を第１図を用いて説明する。第１図（ａ
）は本発明の実施例による平面図、第１図（ｂ）は本発
明の実施例による断面図である。
）は本発明の実施例による平面図、第１図（ｂ）は本発
明の実施例による断面図である。
第１図（ｂ）を用いて本発明の製造方法を説明する。第
１図（ｂ）において１００はＰ型シリコン基板、１０３
は素子分離用絶縁膜、１０４はゲート絶縁膜、１０２は
第１層の配線層である。
１図（ｂ）において１００はＰ型シリコン基板、１０３
は素子分離用絶縁膜、１０４はゲート絶縁膜、１０２は
第１層の配線層である。
まず、Ｐ型シリコン基板１００をドライ０２雰囲気で酸
化を行ない約４００人のシリコン酸化膜を形成し、次に
ＣＶＤ法によりシリコン窒化膜を約２０００人形成する
０次に、フォト・リソグラフィ後エツチングを行ない素
子分離領域となる部分の前記シリコン窒化膜の不要部分
を除去する。
化を行ない約４００人のシリコン酸化膜を形成し、次に
ＣＶＤ法によりシリコン窒化膜を約２０００人形成する
０次に、フォト・リソグラフィ後エツチングを行ない素
子分離領域となる部分の前記シリコン窒化膜の不要部分
を除去する。
次にウェット０２雰囲気で酸化を行なうと前記シリコン
窒化膜を除去した部分に酸化膜が成長し、この素子分離
用酸化膜１０３を約５ｏｏｏ人形成する１次に加熱した
リン酸でシリコン窒化膜を全面除去し、フッ素により前
記４００人のシリコン酸化膜を除去する１次にウェット
０２雰囲気で酸化を行ない、能動領域上に約２００人の
ゲート酸化ｎ’Ａ Ｉ Ｏ４を形成する。次にＣＶＤ法
により多結晶シリコンを約４０００＾形成した後、ポジ
レジストによりフォトリソグラフィを行なし）、パター
ン形成後、ｃｃｇ、ガスを使ったりアクティブイオンエ
ツチングを行ない前記多結晶シリコン膜の不要部分を除
去して第１層の配線層１０２を形成する。ここで本実施
例では第１図（ａ）のように周辺回路部の素子分離領域
上にも、他の配線層とは接続しないダミーの第１層の配
線層をデザインルールの最小ピッチで配置しである。こ
のためローディング効果が起こりにくく、場所により第
１総の配線層の寸法が変わることはなく、トランジスタ
の特性が場所により変化することはない。
窒化膜を除去した部分に酸化膜が成長し、この素子分離
用酸化膜１０３を約５ｏｏｏ人形成する１次に加熱した
リン酸でシリコン窒化膜を全面除去し、フッ素により前
記４００人のシリコン酸化膜を除去する１次にウェット
０２雰囲気で酸化を行ない、能動領域上に約２００人の
ゲート酸化ｎ’Ａ Ｉ Ｏ４を形成する。次にＣＶＤ法
により多結晶シリコンを約４０００＾形成した後、ポジ
レジストによりフォトリソグラフィを行なし）、パター
ン形成後、ｃｃｇ、ガスを使ったりアクティブイオンエ
ツチングを行ない前記多結晶シリコン膜の不要部分を除
去して第１層の配線層１０２を形成する。ここで本実施
例では第１図（ａ）のように周辺回路部の素子分離領域
上にも、他の配線層とは接続しないダミーの第１層の配
線層をデザインルールの最小ピッチで配置しである。こ
のためローディング効果が起こりにくく、場所により第
１総の配線層の寸法が変わることはなく、トランジスタ
の特性が場所により変化することはない。
たとえば、デザインルールを０．８μｍルールとした場
合、従来例のように第１層の配線層のパターンに疎密が
あると、パターンの密なメモリセル部のエツチング後の
寸法を０．８μｍになるようフォト、エツチングの条件
を設定すると、パタ−ンの疎な周辺回路部のエツチング
後の寸法はフォト工程の寸法のばらつきとエツチングの
ローディング効果により約０．９５μｍとなり０．１５
μｍ太くなってしまう、これに対し本実施例のようにす
ると、メモリセル部のエツチング後の寸法６周辺回路部
のエツチング後の寸法ｕ０．８μｍとなり、フォト工程
の寸法のばらつきやローディング効果が抑えられ、場所
によるトランジスタ特性のばらつきをなくすことができ
る。
合、従来例のように第１層の配線層のパターンに疎密が
あると、パターンの密なメモリセル部のエツチング後の
寸法を０．８μｍになるようフォト、エツチングの条件
を設定すると、パタ−ンの疎な周辺回路部のエツチング
後の寸法はフォト工程の寸法のばらつきとエツチングの
ローディング効果により約０．９５μｍとなり０．１５
μｍ太くなってしまう、これに対し本実施例のようにす
ると、メモリセル部のエツチング後の寸法６周辺回路部
のエツチング後の寸法ｕ０．８μｍとなり、フォト工程
の寸法のばらつきやローディング効果が抑えられ、場所
によるトランジスタ特性のばらつきをなくすことができ
る。
本実施例では第１層の配線層に多結晶シリコン膜を用い
たが、チガン、モリブデン、タングステン、プラチナ、
ニッケル、コバルト、タンタルなどの高融点金属を用い
てもよいし、多結晶シリコン上にこれら高融点金属膜を
形成した高融点金属ポリサイド膜、あるいは高融点金属
シリサイド膜を使用してもよいし、アルミニウム、銅な
どの金属を使用してもよい。
たが、チガン、モリブデン、タングステン、プラチナ、
ニッケル、コバルト、タンタルなどの高融点金属を用い
てもよいし、多結晶シリコン上にこれら高融点金属膜を
形成した高融点金属ポリサイド膜、あるいは高融点金属
シリサイド膜を使用してもよいし、アルミニウム、銅な
どの金属を使用してもよい。
また、本実施例では、素子分離領域上に形成したダミー
の第１層の配線層は最小ピッチで配置したが、最小ピッ
チに近いピッチ、たとえば最小ピッチを０．８ａｍとす
ると、１．０μｍピッチで配置しても効果は変わらない
。
の第１層の配線層は最小ピッチで配置したが、最小ピッ
チに近いピッチ、たとえば最小ピッチを０．８ａｍとす
ると、１．０μｍピッチで配置しても効果は変わらない
。
また、本実施例では、素子分離領域上に形成したダミー
の第１層の配線層はＬ字形であったが、これは直線で６
よいしコの字形でも、口の字形で６その効果は同じであ
る。
の第１層の配線層はＬ字形であったが、これは直線で６
よいしコの字形でも、口の字形で６その効果は同じであ
る。
［発明の効果］
以上述べたように本発明の半導体装置によれば、第１層
の配線層のパターンに疎密があっても、そのエツチング
後の寸法は、はぼ一定になるのでトランジスタ特性のば
らつきが小さくなることから、設計どうりの、高速、高
信頼性の半導体装置を提供できる効果がある。
の配線層のパターンに疎密があっても、そのエツチング
後の寸法は、はぼ一定になるのでトランジスタ特性のば
らつきが小さくなることから、設計どうりの、高速、高
信頼性の半導体装置を提供できる効果がある。
第１図（ａ）は本発明による一実施例による平面図、第
１図（−ｂ）は本発明による一実施例による断面図、第
２図は従来例による平面図である。 １００ ・ シリコン基板 １０１．２０１・・・能動領域と素子分離領域の境界 １０２．２０２・・・第１層の配線層 １０３・・・・・・・素子分離絶縁膜 １０４・・・・・・・ゲート絶縁膜 以上
１図（−ｂ）は本発明による一実施例による断面図、第
２図は従来例による平面図である。 １００ ・ シリコン基板 １０１．２０１・・・能動領域と素子分離領域の境界 １０２．２０２・・・第１層の配線層 １０３・・・・・・・素子分離絶縁膜 １０４・・・・・・・ゲート絶縁膜 以上
Claims (1)
- 半導体基板に形成された能動領域と、前記能動領域以
外の前記半導体基板に形成された第１の絶縁膜からなる
素子分離領域と、前記能動領域に形成された第２の絶縁
膜上および前記素子分離領域上に形成された第１の導電
膜による配線からなる半導体装置において、前記第１の
導電績による配線が前記素子分離領域上に他の配線との
接続に使われることなく存在することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319257A JP2893771B2 (ja) | 1989-12-08 | 1989-12-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319257A JP2893771B2 (ja) | 1989-12-08 | 1989-12-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03180041A true JPH03180041A (ja) | 1991-08-06 |
| JP2893771B2 JP2893771B2 (ja) | 1999-05-24 |
Family
ID=18108175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319257A Expired - Lifetime JP2893771B2 (ja) | 1989-12-08 | 1989-12-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893771B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06168946A (ja) * | 1991-09-19 | 1994-06-14 | Samsung Electron Co Ltd | 金属配線を有する半導体装置 |
| EP0890991A2 (en) * | 1997-06-30 | 1999-01-13 | Siemens Aktiengesellschaft | A layout design method for a semiconductor device |
| US6194312B1 (en) | 1997-07-10 | 2001-02-27 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| WO2004038780A1 (ja) * | 2002-10-28 | 2004-05-06 | Hitachi, Ltd. | 半導体製造装置システム及びそれを用いた半導体装置の製造方法 |
| US6794677B2 (en) | 2000-10-02 | 2004-09-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for fabricating the same |
| US6901577B2 (en) | 2001-06-29 | 2005-05-31 | Kabushiki Kaisha Toshiba | Pattern forming method and semiconductor device manufactured by using said pattern forming method |
| JP2007086715A (ja) * | 2005-09-20 | 2007-04-05 | Hynix Semiconductor Inc | パターンダミーを持つ半導体素子及びパターンダミーを用いた半導体素子の製造方法 |
| US9130061B2 (en) | 2010-08-05 | 2015-09-08 | Renesas Electronics Corporation | Semiconductor device |
-
1989
- 1989-12-08 JP JP1319257A patent/JP2893771B2/ja not_active Expired - Lifetime
Cited By (10)
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