JPS6084838A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6084838A JPS6084838A JP58192367A JP19236783A JPS6084838A JP S6084838 A JPS6084838 A JP S6084838A JP 58192367 A JP58192367 A JP 58192367A JP 19236783 A JP19236783 A JP 19236783A JP S6084838 A JPS6084838 A JP S6084838A
- Authority
- JP
- Japan
- Prior art keywords
- film
- fuse
- etching
- stopper
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はポリシリコンヒユーズを有する半導体装置の製
造方法に関し、特にヒユーズ開口を形成する技術に関す
るものである。
造方法に関し、特にヒユーズ開口を形成する技術に関す
るものである。
一般にＩＣ，ＬＳＩ等の′半導体装置はその高密度化、
高速化が益々促進されて回路パターンが微細化されてい
るが、このパターンの微細化に伴なって製造工程におけ
る異物によるパターン欠陥が発生し易くなる。このため
、半導体装置には予め冗長回路やヒユーズを形成してお
き、このヒユーズを適宜溶断することにより欠陥回路を
冗長回路に切換えて装置を救済する方法がとられている
。
高速化が益々促進されて回路パターンが微細化されてい
るが、このパターンの微細化に伴なって製造工程におけ
る異物によるパターン欠陥が発生し易くなる。このため
、半導体装置には予め冗長回路やヒユーズを形成してお
き、このヒユーズを適宜溶断することにより欠陥回路を
冗長回路に切換えて装置を救済する方法がとられている
。
ところで、この種の装置ではヒユーズをポリシリコン（
多結晶シリコン）で形成し、これに過電流を通じる等し
てヒユーズの溶断を行なっているが、ヒユーズ上にＰＳ
Ｇ（フォスフオンリケートガラス）膜やプラズマＣＶ
Ｄ （、化学気相反応）により形成したシリコン酸化膜
（以下Ｐ−８ｉＱ膜という）が被着していると溶断時に
これらの被着膜を同時に揮発させなければならず、極め
て大きな電流が必要とされると共に溶断の信頼性が低下
されてしまうと考えられる。このため、ヒユーズの溶断
箇所の被着膜な予め除去して開口（ホール）を形成して
おき、溶断を低電流でかつ高信頼性で行なう対策が最も
簡便な方法と考えられる。
多結晶シリコン）で形成し、これに過電流を通じる等し
てヒユーズの溶断を行なっているが、ヒユーズ上にＰＳ
Ｇ（フォスフオンリケートガラス）膜やプラズマＣＶ
Ｄ （、化学気相反応）により形成したシリコン酸化膜
（以下Ｐ−８ｉＱ膜という）が被着していると溶断時に
これらの被着膜を同時に揮発させなければならず、極め
て大きな電流が必要とされると共に溶断の信頼性が低下
されてしまうと考えられる。このため、ヒユーズの溶断
箇所の被着膜な予め除去して開口（ホール）を形成して
おき、溶断を低電流でかつ高信頼性で行なう対策が最も
簡便な方法と考えられる。
しかしながら、例えば第１図に示すように、半導体基板
１のフィールド酸化膜２上に第１ポリシリコン膜でヒユ
ーズ３を形成し、その酸化膜（Ｓｉｆｔ）４上に第２ポ
リシリコン膜５や金属シリサイド（ＭｏＳｉ、）膜６更
にはＰＳＧ膜７を被着しまたパッシベーションとしてＰ
−８ｉＱ膜８を被着したような装置においてヒユーズ開
口をエツチング技術により形成しようとすると、次のよ
うな問題が生じることが明らかとなった。即ち、最上膜
のＰ−８ｉＱ膜８上にホトレジスト膜９等のマスクを形
成してこれをエツチング処理するのであるが、ｐ−ｓｔ
□膜ｓのエツチングにはエツチング力の高いドライエツ
チング法を使用しなければならないため、Ｐ−８ｉＱ膜
８のエツチングと共にＰＳＧ膜７．ＭｏＳｉ、膜６．第
２ポリシリコン膜５゜ＳｉＱ、膜４がエツチングされ、
更にヒーーズ３自身がエツチングされてしまい或いは損
傷されてしまう。このため、エツチングの管理が困難で
好適なヒユーズ開口の形成が難かしいものとなっていた
。
１のフィールド酸化膜２上に第１ポリシリコン膜でヒユ
ーズ３を形成し、その酸化膜（Ｓｉｆｔ）４上に第２ポ
リシリコン膜５や金属シリサイド（ＭｏＳｉ、）膜６更
にはＰＳＧ膜７を被着しまたパッシベーションとしてＰ
−８ｉＱ膜８を被着したような装置においてヒユーズ開
口をエツチング技術により形成しようとすると、次のよ
うな問題が生じることが明らかとなった。即ち、最上膜
のＰ−８ｉＱ膜８上にホトレジスト膜９等のマスクを形
成してこれをエツチング処理するのであるが、ｐ−ｓｔ
□膜ｓのエツチングにはエツチング力の高いドライエツ
チング法を使用しなければならないため、Ｐ−８ｉＱ膜
８のエツチングと共にＰＳＧ膜７．ＭｏＳｉ、膜６．第
２ポリシリコン膜５゜ＳｉＱ、膜４がエツチングされ、
更にヒーーズ３自身がエツチングされてしまい或いは損
傷されてしまう。このため、エツチングの管理が困難で
好適なヒユーズ開口の形成が難かしいものとなっていた
。
本発明の目的は、一般的な半導体装置の製造工程をその
まま利用し、工程数を増やすことなくしかもヒユーズを
損傷することなくヒユーズ開口を形成することのできる
半導体装置の製造方法を提供することにある。
まま利用し、工程数を増やすことなくしかもヒユーズを
損傷することなくヒユーズ開口を形成することのできる
半導体装置の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ポリシリコンヒユーズ上にＡ４ｆｌｌＥのス
トッパ膜を形成した上で絶縁膜を形成し、絶縁膜のエツ
チング時にポリシリコンヒユーズのエッｆｙ／、損傷を
ストッパ膜にて防止し、とｔＬＫよリヒューズの損傷を
生ずることなく良好なヒユーズ開口を容易に形成し得る
ものである。
トッパ膜を形成した上で絶縁膜を形成し、絶縁膜のエツ
チング時にポリシリコンヒユーズのエッｆｙ／、損傷を
ストッパ膜にて防止し、とｔＬＫよリヒューズの損傷を
生ずることなく良好なヒユーズ開口を容易に形成し得る
ものである。
第２図（ＮないしくＱは本発明をダイナミックＲＡＭに
適用した実施例の製造工程を示す断面図である。
適用した実施例の製造工程を示す断面図である。
先ず、同図（ＡｔのようにＰ型シリコン半導体基板（以
下基板という）１０の表面の選択的な熱酸化により形成
したフィールド酸化膜（ＳｔＯｔ）１１ テ画成された
基板１ｏの活性領域には基板１ｏの熱酸化により第１の
ゲート酸化膜１２を形成する。
下基板という）１０の表面の選択的な熱酸化により形成
したフィールド酸化膜（ＳｔＯｔ）１１ テ画成された
基板１ｏの活性領域には基板１ｏの熱酸化により第１の
ゲート酸化膜１２を形成する。
次にＣＶＤ（化学気相反応）法により全面に第１ノポリ
シリコン層を堆積する。この層に、リンをドープして低
抵抗化した後、エツチングにより選択的に除去し、第１
のゲート酸化膜１２上にはキャパシタ電極１３を、フィ
ールド酸化膜１１上にはヒユーズ１４を夫々形成する。
シリコン層を堆積する。この層に、リンをドープして低
抵抗化した後、エツチングにより選択的に除去し、第１
のゲート酸化膜１２上にはキャパシタ電極１３を、フィ
ールド酸化膜１１上にはヒユーズ１４を夫々形成する。
露出した筑１のゲート酸化膜１２を除去した後、基板１
ｏおよびポリシリコン膜を熱酸化して、夫々の表面に第
２のゲート酸化膜（ＳｔＯ，膜）１７および眉間絶縁膜
としてのＳｉＱ、膜１８を形成する。
ｏおよびポリシリコン膜を熱酸化して、夫々の表面に第
２のゲート酸化膜（ＳｔＯ，膜）１７および眉間絶縁膜
としてのＳｉＱ、膜１８を形成する。
次いで、全面に、第２のポリシリコン膜１９およびモリ
ブデンシリサイド膜２ｏを堆積した後、パターニングす
る。これにより、第２図（ＢｌのようにＭＩＳＦＥＴの
ゲート電極を完成する。
ブデンシリサイド膜２ｏを堆積した後、パターニングす
る。これにより、第２図（ＢｌのようにＭＩＳＦＥＴの
ゲート電極を完成する。
次いで、ゲート電極にセル７アライン的［基板１０表面
に不純物をドープしてソース領域１５、ドレイン領域１
６を形成する。その後、ＣＶＤ法により眉間絶縁膜とし
ての７オスフオシリケートガラス（ＰＳＧ）膜２１を全
面に形成する。
に不純物をドープしてソース領域１５、ドレイン領域１
６を形成する。その後、ＣＶＤ法により眉間絶縁膜とし
ての７オスフオシリケートガラス（ＰＳＧ）膜２１を全
面に形成する。
次に同図（ＤＩのようにソース領域１５等の部位のＰＳ
Ｇ膜を常法のエツチング技術によって除去してコンタク
トホール２２を形成し、その上で全面にアルミニウム（
Ａｎ膜２３を蒸着等により形成しかつこれをパターニン
グしてＡｋ配線２３Ａを構成する。このとき、ヒユーズ
１４上では後に形成するヒユーズ開口に見合った部分の
Ａ４膜２３を残存させる。
Ｇ膜を常法のエツチング技術によって除去してコンタク
トホール２２を形成し、その上で全面にアルミニウム（
Ａｎ膜２３を蒸着等により形成しかつこれをパターニン
グしてＡｋ配線２３Ａを構成する。このとき、ヒユーズ
１４上では後に形成するヒユーズ開口に見合った部分の
Ａ４膜２３を残存させる。
しかる上で、パッシベーションとしてのＰ−８ｉＯ膜２
４を同図（均のように形成する。この状態のヒユーズ１
４０部分の平面図を第３回置に示す。各導体層間の絶縁
膜は省略しである。第２図に示す断面は第３図（１％３
の略ト」切断に沿う断面を示す。第３図（Ａ）の１−厘
切断線に沿う断面を第３図（Ｂｌに示す。ヒユーズ１４
の切断予定領域台オリ膜２３に覆われた幅の細い部分で
ある。切断予定領域はその表面および側面ともにＡ４膜
に保護される。
４を同図（均のように形成する。この状態のヒユーズ１
４０部分の平面図を第３回置に示す。各導体層間の絶縁
膜は省略しである。第２図に示す断面は第３図（１％３
の略ト」切断に沿う断面を示す。第３図（Ａ）の１−厘
切断線に沿う断面を第３図（Ｂｌに示す。ヒユーズ１４
の切断予定領域台オリ膜２３に覆われた幅の細い部分で
ある。切断予定領域はその表面および側面ともにＡ４膜
に保護される。
そして、ヒユーズ開口の形成に際しては、第２図（Ｆ）
のようにＰ−８ｉＯ膜２４の上にホトレジスト膜２５を
マスクとして形成し、ドライエツチングを行なってＰ−
８ｉＯ膜２４を選択エツチングする。このとき、下層の
Ａｐ看膜３がストッパ膜として作用し、下層の６膜のエ
ツチングを防止する。
のようにＰ−８ｉＯ膜２４の上にホトレジスト膜２５を
マスクとして形成し、ドライエツチングを行なってＰ−
８ｉＯ膜２４を選択エツチングする。このとき、下層の
Ａｐ看膜３がストッパ膜として作用し、下層の６膜のエ
ツチングを防止する。
続いて、Ａ８膜２３をエツチングし、更にＰＳＧ膜２１
をエツチングすることによりＳｉｎ、膜１８が露呈され
、このＳｉＱ、膜１８をもエツチングすることにより同
図（Ｇ１のようにヒユーズ１４上に開口２６が開設され
てヒユーズ１４０表面一部が外部に露呈される。この一
連のエツチング、特に８ｉＱｔ膜１８のエツチングに際
して下層のヒユーズ（ポリシリコン）１４がエツチング
されることはなく、ヒユーズの損傷が防止される。また
、このとき、ウェットエツチングを用いれば、ＰＳＧ膜
２１とＳｉＱ、膜１８を合一的にエツチングでき、工程
の省略につながる。
をエツチングすることによりＳｉｎ、膜１８が露呈され
、このＳｉＱ、膜１８をもエツチングすることにより同
図（Ｇ１のようにヒユーズ１４上に開口２６が開設され
てヒユーズ１４０表面一部が外部に露呈される。この一
連のエツチング、特に８ｉＱｔ膜１８のエツチングに際
して下層のヒユーズ（ポリシリコン）１４がエツチング
されることはなく、ヒユーズの損傷が防止される。また
、このとき、ウェットエツチングを用いれば、ＰＳＧ膜
２１とＳｉＱ、膜１８を合一的にエツチングでき、工程
の省略につながる。
したがって、このようにして開０２６が形成されたヒユ
ーズ１４は低電流での溶断を確実に行なうことができる
。
ーズ１４は低電流での溶断を確実に行なうことができる
。
（１）ポリシリコンヒーーズ上の多層の絶縁膜特に、Ｐ
−８ｉＯ膜の下層にＰ−８ｉＯのエツチングによっても
エツチングされることのないＡ１膜をストッパ膜として
形成しているので、絶縁膜、特にＰ−８ｉＱ膜のエツチ
ング時に被着膜はもとよりヒユーズがエツチングされる
ことはな（、これによりヒユーズが損傷されることなく
良好なヒユーズ開口を形成することができる。
−８ｉＯ膜の下層にＰ−８ｉＯのエツチングによっても
エツチングされることのないＡ１膜をストッパ膜として
形成しているので、絶縁膜、特にＰ−８ｉＱ膜のエツチ
ング時に被着膜はもとよりヒユーズがエツチングされる
ことはな（、これによりヒユーズが損傷されることなく
良好なヒユーズ開口を形成することができる。
（２） ヒユーズ開口の形成には、従来のＰ−８ｉ。
膜や、ＰＳＧ膜、ＳｉＱ、膜のエツチングに加えてＡＪ
膜のエツチングを付加するだけでよいので、工程数は殆
んどそのままでよく、工程を複雑なものにすることはな
い。
膜のエツチングを付加するだけでよいので、工程数は殆
んどそのままでよく、工程を複雑なものにすることはな
い。
（３）ストッパ膜としてのＡ４膜はＡ１配線と同時に形
成しているので、新たに膜形成工程を付加する必要もな
い。
成しているので、新たに膜形成工程を付加する必要もな
い。
（４）ヒユーズの損傷を防止して開口を形成できるので
、ヒユーズを配線として利用するときの電気特性を良好
なものにできると共に、ヒユーズの溶断を低電流でしか
も確実に行なうことができる。
、ヒユーズを配線として利用するときの電気特性を良好
なものにできると共に、ヒユーズの溶断を低電流でしか
も確実に行なうことができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ヒユーズ上
の被着膜はＰＳＧに限らず半導体装置の眉間絶縁膜の材
質の違いによりて異ならせてもよい。Ｐ−８ｉＱに代え
て他の絶縁膜を最終パシベーション膜として用いてもよ
い。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ヒユーズ上
の被着膜はＰＳＧに限らず半導体装置の眉間絶縁膜の材
質の違いによりて異ならせてもよい。Ｐ−８ｉＱに代え
て他の絶縁膜を最終パシベーション膜として用いてもよ
い。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤＲＡＭに適用した
場合について説明したが、それに限定されるものではな
く、一般的な論理ＩＣ等ヒユーズを有するＩＣにも適用
することができる。
をその背景となった利用分野であるＤＲＡＭに適用した
場合について説明したが、それに限定されるものではな
く、一般的な論理ＩＣ等ヒユーズを有するＩＣにも適用
することができる。
第１図は従来方法の不具合を説明する断面図。
１０・・・半導体（シリコン基板）、１１・・°フィー
ルド酸化膜、１２・・・ゲート酸化膜、１３・・・ゲー
ト、１４・・・ヒユーズ（ポリシリコン）、１５・・・
ソース領域、１６・・・ドレイン領域、１８・・・Ｓ
ｉＱ、膜、１９・・・キャパシタ電極、２１・・・ＰＳ
Ｇ膜、２３・・・へ８膜（ストツバ膜）、２４・・・Ｐ
−５ｉＱ膜（パッシベーション）、２５・・・ホトレジ
スト膜％２６・・・ヒユーズ開口。 第 １ 図 第 ２ 図
ルド酸化膜、１２・・・ゲート酸化膜、１３・・・ゲー
ト、１４・・・ヒユーズ（ポリシリコン）、１５・・・
ソース領域、１６・・・ドレイン領域、１８・・・Ｓ
ｉＱ、膜、１９・・・キャパシタ電極、２１・・・ＰＳ
Ｇ膜、２３・・・へ８膜（ストツバ膜）、２４・・・Ｐ
−５ｉＱ膜（パッシベーション）、２５・・・ホトレジ
スト膜％２６・・・ヒユーズ開口。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、ポリシリコンヒユーズの上層に形成した多層の絶縁
膜にヒユーズ開口を形成するに際し、予めポリシリコン
ヒユーズと絶縁膜との間に１ｇ膜のストッパ膜に形成し
、絶縁膜、ストッパ膜、その他の被着膜の順序でエツチ
ングを行なって前記ヒユーズ開口を形成することを特徴
とする半導体装置の製造方法。 ２、ポリシリコンヒユーズの上層にはシリコン酸化膜、
す／シリケートガラス、ストッパ膜としてのＡ４膜およ
びプラズマＣＶＤによるシリコン酸化膜をこの順に形成
し、プラズマシリコン酸化膜とＡ４膜は夫々個別にドラ
イエツチングを行ない、リンシリケートガラスとシリコ
ン酸化膜は−のウェットエツチングで合一的にエツチン
グを行なうことを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192367A JPS6084838A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192367A JPS6084838A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6084838A true JPS6084838A (ja) | 1985-05-14 |
Family
ID=16290100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192367A Pending JPS6084838A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084838A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0350756A (ja) * | 1989-07-18 | 1991-03-05 | Nec Corp | 半導体集積回路の製造方法 |
| US5585663A (en) * | 1994-06-10 | 1996-12-17 | International Business Machines Corporation | Self cooling electrically programmable fuse |
| US5585662A (en) * | 1992-02-24 | 1996-12-17 | Nec Corporation | Semiconductor integrated circuit device with breakable fuse element covered with exactly controlled insulating film |
-
1983
- 1983-10-17 JP JP58192367A patent/JPS6084838A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0350756A (ja) * | 1989-07-18 | 1991-03-05 | Nec Corp | 半導体集積回路の製造方法 |
| US5585662A (en) * | 1992-02-24 | 1996-12-17 | Nec Corporation | Semiconductor integrated circuit device with breakable fuse element covered with exactly controlled insulating film |
| US5585663A (en) * | 1994-06-10 | 1996-12-17 | International Business Machines Corporation | Self cooling electrically programmable fuse |
| US5622892A (en) * | 1994-06-10 | 1997-04-22 | International Business Machines Corporation | Method of making a self cooling electrically programmable fuse |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4536949A (en) | Method for fabricating an integrated circuit with multi-layer wiring having opening for fuse | |
| US6589880B2 (en) | Fine pattern formation method and semiconductor device or liquid crystal device manufacturing method employing this method | |
| JPH1098100A (ja) | コンタクトホール／スルーホール形成方法 | |
| JPS6084838A (ja) | 半導体装置の製造方法 | |
| JPS60128640A (ja) | 半導体装置の製造方法 | |
| JPH058578B2 (ja) | ||
| JP2004509465A (ja) | 残留物除去を助ける等方性抵抗保護エッチング | |
| US6756254B2 (en) | Integrated circuit having an antifuse and a method of manufacture | |
| JPS60261154A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0352254A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPH0316169A (ja) | プラズマメタルエッチングを可能とする書込み可能リンク構成体 | |
| JP2719751B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR100187654B1 (ko) | 반도체 소자의 제조방법 | |
| JP2000021815A (ja) | 半導体装置 | |
| JPS61107742A (ja) | 半導体装置 | |
| JPH05267205A (ja) | 半導体装置の製造方法 | |
| JPS60227440A (ja) | 半導体装置の製造方法 | |
| JPS63272050A (ja) | 半導体装置の製造方法 | |
| JPS59181614A (ja) | 半導体装置の製造方法 | |
| KR20040102412A (ko) | 금속 배선의 형성 방법 | |
| JPS60163466A (ja) | 半導体装置の製造方法 | |
| JPH06295888A (ja) | 半導体装置の製造方法 | |
| KR980011908A (ko) | 폴리사이드 구조의 게이트 전극 형성방법 | |
| JPS63244647A (ja) | 電気ヒユ−ズを含む半導体装置の製造方法 | |
| JPH04288834A (ja) | 半導体装置の製造方法 |