JPS61107742A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61107742A JPS61107742A JP59229332A JP22933284A JPS61107742A JP S61107742 A JPS61107742 A JP S61107742A JP 59229332 A JP59229332 A JP 59229332A JP 22933284 A JP22933284 A JP 22933284A JP S61107742 A JPS61107742 A JP S61107742A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
半導体装置に係り、特に該半導体装置の信頼性を高める
ヒュニズの構造に関する。
ヒュニズの構造に関する。
半導体集積回路装置（ＩＣ）においては、機能変更及び
不良救済等の目的により冗長回路が具備せしめられ、こ
れら冗長回路の切り離しには、大電流を流すことによっ
て容易に溶断することが可能な導電膜よりなるヒユーズ
が用いられる。
不良救済等の目的により冗長回路が具備せしめられ、こ
れら冗長回路の切り離しには、大電流を流すことによっ
て容易に溶断することが可能な導電膜よりなるヒユーズ
が用いられる。
該導電膜ヒユーズにおいて現在量も多く用いられている
のは多結晶シリコン膜を溶断材料に用いた多結晶シリコ
ン・ヒユーズである。
のは多結晶シリコン膜を溶断材料に用いた多結晶シリコ
ン・ヒユーズである。
該多結晶シリコン・ヒユーズはアナログＩＣにおいてオ
ペアンプ等のゲインを調整するために設けられた帰還抵
抗を調整する際にも多く用いられるが、かかるアナログ
ＩＣにおいては特に、溶断部に生ずる微少な電流リーク
が該ＩＣの性能に大きな影響を及ぼすので、溶断部の絶
縁性が優れ且つ信頼性の高い多結晶シリコン・ヒユーズ
の開発が要望されている。
ペアンプ等のゲインを調整するために設けられた帰還抵
抗を調整する際にも多く用いられるが、かかるアナログ
ＩＣにおいては特に、溶断部に生ずる微少な電流リーク
が該ＩＣの性能に大きな影響を及ぼすので、溶断部の絶
縁性が優れ且つ信頼性の高い多結晶シリコン・ヒユーズ
の開発が要望されている。
従来の多結晶シリコン・ヒユーズはフィールド酸化膜上
に直に配設され、例えばＣＭＯ３ＩＣに配設する際には
、概略第３図（ａｌ乃至（ｇ）の工程断面図に示すよう
な方法で形成されていた。
に直に配設され、例えばＣＭＯ３ＩＣに配設する際には
、概略第３図（ａｌ乃至（ｇ）の工程断面図に示すよう
な方法で形成されていた。
第３図（ａ）参照
即ち例えばｎ−型半導体基体１面に通常の方法によりｐ
−型ウェル２．厚さ６０００〜６５００人程度のフィー
ル合金化膜３．ｎ型チャネル・ストッパ４゜ｐ型チャネ
ル・スＩ−ツバ５を形成し、素子形成領域６ａ及び６ｂ
上に厚さ３５０人程鹿のゲート酸化膜７を形成した後、
該基板上に化学気相成長（ＣＶＤ）法により多結晶シリ
コン層を形成し、該多結晶シリコン層にｎ型不純物を高
濃度に逗大して該多結晶シリコン層に導電性を付与し、
通常の手段によってパターンニングを行ってデー１化膜
７を有する素子形成領域６ａ及び６ｂ上に多結晶シリコ
ン・ゲート電極パターン８ａ及び８ｂを形成すると共に
、フィールド酸化膜３上に該フィールド酸化膜３に直に
接する多結晶シリコン・ヒユーズパターン８Ｃを形成す
る。
−型ウェル２．厚さ６０００〜６５００人程度のフィー
ル合金化膜３．ｎ型チャネル・ストッパ４゜ｐ型チャネ
ル・スＩ−ツバ５を形成し、素子形成領域６ａ及び６ｂ
上に厚さ３５０人程鹿のゲート酸化膜７を形成した後、
該基板上に化学気相成長（ＣＶＤ）法により多結晶シリ
コン層を形成し、該多結晶シリコン層にｎ型不純物を高
濃度に逗大して該多結晶シリコン層に導電性を付与し、
通常の手段によってパターンニングを行ってデー１化膜
７を有する素子形成領域６ａ及び６ｂ上に多結晶シリコ
ン・ゲート電極パターン８ａ及び８ｂを形成すると共に
、フィールド酸化膜３上に該フィールド酸化膜３に直に
接する多結晶シリコン・ヒユーズパターン８Ｃを形成す
る。
第３図（ｂ）参照
次いで素子形成領域６ｂ上を第１のレジスト・マスク９
で覆い、ゲート電極８ａ及びフィールド酸化膜３をマス
クにして素子形成領域６ａに砒素（Ａｓ）を高濃度にイ
オン注入し、レジスト・マスク９を除去して所定の熱処
理を行いｎ゛゛ソース領域１０ａ及びｎ゛型トドレイン
領域１０ｂ形成する。なお該熱処理は後工程においてｐ
゛゛ソース領域及びｐ゛型トドレイン領域形成する際同
時に行っても良い。
で覆い、ゲート電極８ａ及びフィールド酸化膜３をマス
クにして素子形成領域６ａに砒素（Ａｓ）を高濃度にイ
オン注入し、レジスト・マスク９を除去して所定の熱処
理を行いｎ゛゛ソース領域１０ａ及びｎ゛型トドレイン
領域１０ｂ形成する。なお該熱処理は後工程においてｐ
゛゛ソース領域及びｐ゛型トドレイン領域形成する際同
時に行っても良い。
該イオン注入において、多結晶シリコンゲート電極８ａ
及び多結晶シリコン・ヒユーズパターン８ＣにはＡｓが
高濃度に導入されるので、これらは更に高導電性となる
。
及び多結晶シリコン・ヒユーズパターン８ＣにはＡｓが
高濃度に導入されるので、これらは更に高導電性となる
。
またフィールド酸化膜３の表出部にもＡｓが高濃度に注
入され、その部分にＡｓ導入層１１が形成される。
入され、その部分にＡｓ導入層１１が形成される。
第３図（Ｃ）参照
□′次いで表出するゲート酸化膜７を通常のウェッ
ト・エツチング手段により除去する。この際、フィール
ド酸化膜３のＡｓ導入層１１は高濃度に不純物が導入さ
れているためにエツチング・レートが大きく、オーバエ
ッチ分も含めて１０００〜１５００人程度の目減りを合
金る。
□′次いで表出するゲート酸化膜７を通常のウェッ
ト・エツチング手段により除去する。この際、フィール
ド酸化膜３のＡｓ導入層１１は高濃度に不純物が導入さ
れているためにエツチング・レートが大きく、オーバエ
ッチ分も含めて１０００〜１５００人程度の目減りを合
金る。
第３図（ｄ）参照
次いで熱酸化法により素子形成領域６ｂの基板１表出面
にダメージ緩和用の薄い酸化膜１２を形成する。この際
素子形成領域６ａのウェル２面及びゲート電極８ａ、８
ｂ、ヒユーズパターン８Ｃの表面にも薄い酸化膜１２が
形成される。
にダメージ緩和用の薄い酸化膜１２を形成する。この際
素子形成領域６ａのウェル２面及びゲート電極８ａ、８
ｂ、ヒユーズパターン８Ｃの表面にも薄い酸化膜１２が
形成される。
次いで該基板上に素子形成領域６ｂを選択的に表出する
開孔を有する第２のレジスト・マスク１３を形成し、該
開孔を介しゲート電極８ｂをマスクにして素子形成領域
６ｂに硼素（Ｂ）を高濃度にイオン注入し、レジスト・
マスク１３を除去した後、所定の熱処理を行いｐ゛゛ソ
ース領域１４ａ及び１４ｂを形成する。
開孔を有する第２のレジスト・マスク１３を形成し、該
開孔を介しゲート電極８ｂをマスクにして素子形成領域
６ｂに硼素（Ｂ）を高濃度にイオン注入し、レジスト・
マスク１３を除去した後、所定の熱処理を行いｐ゛゛ソ
ース領域１４ａ及び１４ｂを形成する。
第３図（ｅ）参照
次いで通常のウェット・エツチング手段によりダメージ
緩和用の薄い酸化膜１２を除去する。
緩和用の薄い酸化膜１２を除去する。
なおこの際、ヒューズ・パターン８ｃ周辺部のフィール
ド酸化膜３におけるＡｓ導入層１１はオーバエッチ分を
含めて、１０００人程度０目減りを生ずる。
ド酸化膜３におけるＡｓ導入層１１はオーバエッチ分を
含めて、１０００人程度０目減りを生ずる。
従って前記ゲート酸化膜除去の際の目減りを含めて全目
減り厚さは２０００〜２５００人となり、この領域での
フィールド酸化膜３の残り厚さは４０００Å以下になる
。
減り厚さは２０００〜２５００人となり、この領域での
フィールド酸化膜３の残り厚さは４０００Å以下になる
。
第３図（ｆ）参照
次いで熱酸化によりシリコン表出面に不純物をブロック
し且つ窒化シリコン膜の密着性を高めるための薄い酸化
膜（５００人程鹿の１５を形成し、次いで通常のＣＶＤ
法で該基板上にエツチング・ストッパの役目をする厚さ
５００人程鹿の窒化シリコン膜１６を形成し、次いでＣ
ＶＤ法により該基板上に厚さ６０００〜８０００人程度
の燐珪酸ガ合金（ＰＳＧ）層間絶縁膜１７を形成し、通
常のりソグラフィ手段によりソース、ドレイン領域に対
する配線コンタクト窓１８及び図示されないゲートとヒ
ューズ・パターンに対する配線コンタクト窓を形成し、
通常の蒸着及びパターンニング工程を経てソース及びド
レインに対する配線１９ａ、１９ｂ、１９Ｃ，１９ｄと
図示されないゲート電極及びヒューズ・パターンに対す
る配線を形成する。
し且つ窒化シリコン膜の密着性を高めるための薄い酸化
膜（５００人程鹿の１５を形成し、次いで通常のＣＶＤ
法で該基板上にエツチング・ストッパの役目をする厚さ
５００人程鹿の窒化シリコン膜１６を形成し、次いでＣ
ＶＤ法により該基板上に厚さ６０００〜８０００人程度
の燐珪酸ガ合金（ＰＳＧ）層間絶縁膜１７を形成し、通
常のりソグラフィ手段によりソース、ドレイン領域に対
する配線コンタクト窓１８及び図示されないゲートとヒ
ューズ・パターンに対する配線コンタクト窓を形成し、
通常の蒸着及びパターンニング工程を経てソース及びド
レインに対する配線１９ａ、１９ｂ、１９Ｃ，１９ｄと
図示されないゲート電極及びヒューズ・パターンに対す
る配線を形成する。
第３図（ｇ）参照
次いで該基板上にＣＶＤ法により厚さ１μｍ程度の表面
保護（カバー）用ＰＳＧ膜２０を形成し、次いで該基板
上に第３のレジスト・マスク２１を形成し、該レジスト
・マスクの開孔を介し、例えばウェット・エツチング手
段により窒化シリコン膜１６をストッパとし前記カバー
用ＰＳＧ膜２０．ＰＳＧ層間絶縁膜１７を除去し、次い
でリアクティブ・イオンエツチングにより窒化シリコン
膜１６を貫通し多結晶シリコン・ヒユーズバター７’３
ｃの溶断部及びその周辺のフィールド酸化膜３面を表出
する所定形状のヒユーズ切断用開孔２２を形成すること
により多結晶シリコン・ヒユーズを具備した０ＭＯ３Ｉ
Ｃを完成せしめる。
保護（カバー）用ＰＳＧ膜２０を形成し、次いで該基板
上に第３のレジスト・マスク２１を形成し、該レジスト
・マスクの開孔を介し、例えばウェット・エツチング手
段により窒化シリコン膜１６をストッパとし前記カバー
用ＰＳＧ膜２０．ＰＳＧ層間絶縁膜１７を除去し、次い
でリアクティブ・イオンエツチングにより窒化シリコン
膜１６を貫通し多結晶シリコン・ヒユーズバター７’３
ｃの溶断部及びその周辺のフィールド酸化膜３面を表出
する所定形状のヒユーズ切断用開孔２２を形成すること
により多結晶シリコン・ヒユーズを具備した０ＭＯ３Ｉ
Ｃを完成せしめる。
なお上記ヒユーズ切断用開孔２２形成に際してのりアク
ティブ・イオンエツチングでは、通常三弗化メタン（Ｃ
ＨＦ３）等のエツチング・ガスを用いるが、このガスに
よるエツチング・レートは窒化シリコン膜より酸化膜の
方が著しく大きく、そのためエツチング・ストッパに用
いた窒化シリコン膜１６を除去してヒューズ・パターン
８ａを表出させる際、該窒化シリコン膜１６の下部に表
出するフィールド酸化膜３が深くエツチングされ、該ヒ
ユーズ切断用開孔２２の底部のフィールド酸化膜３の厚
さは図中にｈで表したように非常に薄（なる。
ティブ・イオンエツチングでは、通常三弗化メタン（Ｃ
ＨＦ３）等のエツチング・ガスを用いるが、このガスに
よるエツチング・レートは窒化シリコン膜より酸化膜の
方が著しく大きく、そのためエツチング・ストッパに用
いた窒化シリコン膜１６を除去してヒューズ・パターン
８ａを表出させる際、該窒化シリコン膜１６の下部に表
出するフィールド酸化膜３が深くエツチングされ、該ヒ
ユーズ切断用開孔２２の底部のフィールド酸化膜３の厚
さは図中にｈで表したように非常に薄（なる。
上記製造工程の説明で明らかなように、従来の多結晶シ
リコン・ヒユーズにおいては、ヒユーズ切断用開孔２２
の底部のフィールド酸化膜３の厚さが非常に薄くなる。
リコン・ヒユーズにおいては、ヒユーズ切断用開孔２２
の底部のフィールド酸化膜３の厚さが非常に薄くなる。
第４図はこのようにして形成される従来の多結晶シリコ
ン・ヒユーズの、要部平面図（ａ）、そのＡ−Ａ矢視断
面図（ｂｌ及びＢ−Ｂ矢視断面図（Ｃ）を示したもので
ある。
ン・ヒユーズの、要部平面図（ａ）、そのＡ−Ａ矢視断
面図（ｂｌ及びＢ−Ｂ矢視断面図（Ｃ）を示したもので
ある。
同図において、１はシリコン基板、３はフィールド酸化
膜、８ｃは多結晶シリコン・ヒユーズパターン、１５は
薄い酸化膜、１６は窒化シリコン膜、１７はｐｓｃ層間
絶縁膜、１８は配線コンタクト窓、１９ｅ、１９ｆはヒ
ユーズ配線、２０はカバーｐｓｃ膜、２２はヒユーズ溶
断用開孔を表している。
膜、８ｃは多結晶シリコン・ヒユーズパターン、１５は
薄い酸化膜、１６は窒化シリコン膜、１７はｐｓｃ層間
絶縁膜、１８は配線コンタクト窓、１９ｅ、１９ｆはヒ
ユーズ配線、２０はカバーｐｓｃ膜、２２はヒユーズ溶
断用開孔を表している。
このように厚さｈが非常に薄くなったヒユーズ切断用開
孔２２の底部のフィールド酸化膜３はピンホール等によ
りその絶縁性が低下し、また外力に対する耐性も低下す
る。
孔２２の底部のフィールド酸化膜３はピンホール等によ
りその絶縁性が低下し、また外力に対する耐性も低下す
る。
そのため第５図に示す模式側断面図のように、溶断して
ヒユーズ切断用開孔２２底部のフィールド酸化膜３上に
垂れ下がった多結晶シリコン２３ａ。
ヒユーズ切断用開孔２２底部のフィールド酸化膜３上に
垂れ下がった多結晶シリコン２３ａ。
２３ｂを介し、更にフィールド酸化膜３のピンホールや
、溶断の際のダメージによって該フィールド酸化膜３に
形成されたクランク等を介し、シリコン基ｔ＆ ｌを通
じて溶断された多結晶シリコン・ヒユーズパターン８Ｃ
の両端ａ、ｂ間に点線ＩＬで示したようなリーク電流を
生じ、該ＩＣの性能が損なわれるという問題があった。
、溶断の際のダメージによって該フィールド酸化膜３に
形成されたクランク等を介し、シリコン基ｔ＆ ｌを通
じて溶断された多結晶シリコン・ヒユーズパターン８Ｃ
の両端ａ、ｂ間に点線ＩＬで示したようなリーク電流を
生じ、該ＩＣの性能が損なわれるという問題があった。
（１５は薄い酸化膜、１６は窒化シリコン膜、１７はｐ
ｓｃ層間絶縁膜。
ｓｃ層間絶縁膜。
２０はカバー用ＰＳＧ膜）
〔問題点を解決するための手段〕
上記問題点の解決は、半導体基板上に配設された第１の
絶縁膜上に該第１の絶縁膜に対してエツチングの選択性
を有する第２の絶縁膜を設け、該第２の絶縁膜上にヒュ
ーズ・パターン、を配設し、該第２の絶縁膜に対してエ
ツチングの選択性有し且つ該ヒューズ・パターン上を覆
う第３の絶縁膜に、該ヒューズ・パターンの溶断部を表
出し且つ下部領域に該第２の絶縁膜を有する開孔を形成
してなる導電膜ヒユーズを具備する本発明による半導体
装置により達成される。
絶縁膜上に該第１の絶縁膜に対してエツチングの選択性
を有する第２の絶縁膜を設け、該第２の絶縁膜上にヒュ
ーズ・パターン、を配設し、該第２の絶縁膜に対してエ
ツチングの選択性有し且つ該ヒューズ・パターン上を覆
う第３の絶縁膜に、該ヒューズ・パターンの溶断部を表
出し且つ下部領域に該第２の絶縁膜を有する開孔を形成
してなる導電膜ヒユーズを具備する本発明による半導体
装置により達成される。
即ち本発明においては、半導体基板上の第１の絶縁膜及
び該ヒユーズパターンの上部に配設される第３の絶縁膜
とエツチングの選択性を有する第２の絶縁膜をヒユーズ
パターンの直下部に配設することにより、該多結晶シリ
コン・ヒユーズが配設されるＩＣにおけるトランジスタ
の形成工程及び、ヒユーズ溶断用開孔の形成工程等のエ
ツチング処理によってヒューズ・パターン周辺部の半導
体基板上の第１の酸化膜が膜減りして薄くなることを防
ぐものであり、これによって該ヒユーズ溶断部に生ずる
耐圧劣化や電流リークは防止され、該ＩＣの信頼性が向
上する。
び該ヒユーズパターンの上部に配設される第３の絶縁膜
とエツチングの選択性を有する第２の絶縁膜をヒユーズ
パターンの直下部に配設することにより、該多結晶シリ
コン・ヒユーズが配設されるＩＣにおけるトランジスタ
の形成工程及び、ヒユーズ溶断用開孔の形成工程等のエ
ツチング処理によってヒューズ・パターン周辺部の半導
体基板上の第１の酸化膜が膜減りして薄くなることを防
ぐものであり、これによって該ヒユーズ溶断部に生ずる
耐圧劣化や電流リークは防止され、該ＩＣの信頼性が向
上する。
以下本発明を、図に示す実施例により具体的に説明する
。
。
第１図は本発明に係る多結晶シリコン・ヒユーズの一実
施例を模式的に示す平面図（ａ）、Ａ−Ａ矢視断面図（
ｂｌ及びＢ−Ｂ矢視断面図（Ｃ１で、第２図（ａｌ乃至
（ｋｌは上記多結晶シリコン・ヒユーズを具備するＣＭ
Ｏ３ＩＣの製造方法の一実施例を示す工程断面図である
。
施例を模式的に示す平面図（ａ）、Ａ−Ａ矢視断面図（
ｂｌ及びＢ−Ｂ矢視断面図（Ｃ１で、第２図（ａｌ乃至
（ｋｌは上記多結晶シリコン・ヒユーズを具備するＣＭ
Ｏ３ＩＣの製造方法の一実施例を示す工程断面図である
。
図において同一対象物は同一符号で示す。
本発明に係る多結晶シリコン・ヒユーズは、例えば第１
図に示すように形成される。
図に示すように形成される。
同図において、ｌはシリコン基板、３はフィールド酸化
膜、８ｃは多結晶シリコン・ヒユーズパターン、１６は
窒化シリコン膜、１７はＰｓＧＮ間絶縁膜、１８は配線
コンタクト窓、１９ｅ、１９ｆはヒユーズ配線、２０は
カバーｐｓｃ膜、２２はヒユーズ溶断用開孔、３２は薄
い酸化膜を示す。
膜、８ｃは多結晶シリコン・ヒユーズパターン、１６は
窒化シリコン膜、１７はＰｓＧＮ間絶縁膜、１８は配線
コンタクト窓、１９ｅ、１９ｆはヒユーズ配線、２０は
カバーｐｓｃ膜、２２はヒユーズ溶断用開孔、３２は薄
い酸化膜を示す。
このような構造にすれば、該多結晶シリコン・ヒユーズ
が配設されるＩＣの製造工程及び、ヒユーズ溶断用開孔
を形成する際に核間孔下部のフィールド酸化膜が薄くな
ることがなくなるので、ヒユーズ溶断部に生ずるリーク
電流や耐圧劣化は防止される。
が配設されるＩＣの製造工程及び、ヒユーズ溶断用開孔
を形成する際に核間孔下部のフィールド酸化膜が薄くな
ることがなくなるので、ヒユーズ溶断部に生ずるリーク
電流や耐圧劣化は防止される。
以下に上記構造においてはヒユーズ溶断用開孔底部のフ
ィールド酸化膜厚を初期の膜厚に維持できる状況を、該
多結晶シリコン・ヒユーズをＣＭＯ３ＩＣに配設する例
について、第２図（ａ）乃至（ｋ）に示す工程断面図を
参照して説明する。
ィールド酸化膜厚を初期の膜厚に維持できる状況を、該
多結晶シリコン・ヒユーズをＣＭＯ３ＩＣに配設する例
について、第２図（ａ）乃至（ｋ）に示す工程断面図を
参照して説明する。
第２図（ａｌ参照
上記ＣＭＯ５ＩＣを形成するには先ず、例えばｎ−型半
導体基体１面に通常の方法によりｐ−型ウェル２．厚さ
６０００〜６５００人程度のフィール合金化膜３．ｎ型
チャネル・ストッパ４． ｐ型チャネル・ストッパ５
を形成する。図中６ａ、６ｂは素子形成領域を示す。
導体基体１面に通常の方法によりｐ−型ウェル２．厚さ
６０００〜６５００人程度のフィール合金化膜３．ｎ型
チャネル・ストッパ４． ｐ型チャネル・ストッパ５
を形成する。図中６ａ、６ｂは素子形成領域を示す。
第２図（ｂ）参照
次いで熱酸化法により素子形成領域６ａ、６ｂ上にダメ
ージ緩和用の厚さ５００人程鹿の薄い酸化膜３１を形成
した後、ＣＶＤ法で該基板上に厚さ１０００〜２０００
人程度の窒化シリ合金膜１６を形成し、次いで該窒化シ
リコン膜１６上にＣＶＤ法により厚さ１０００人程度０
酸化シリコン膜３２を形成する。該酸化シリコン膜３２
は多結晶シリコン・ヒユーズパターン形成時のエツチン
グ・ストッパとして使用される。
ージ緩和用の厚さ５００人程鹿の薄い酸化膜３１を形成
した後、ＣＶＤ法で該基板上に厚さ１０００〜２０００
人程度の窒化シリ合金膜１６を形成し、次いで該窒化シ
リコン膜１６上にＣＶＤ法により厚さ１０００人程度０
酸化シリコン膜３２を形成する。該酸化シリコン膜３２
は多結晶シリコン・ヒユーズパターン形成時のエツチン
グ・ストッパとして使用される。
第２図（Ｃ）参照
次いで通常のりソグラフィ技術を用い前記酸化シリコン
膜３２及び窒化シリコン膜１６のパターンニングを行い
、フィールド酸化膜３上に酸化シリコン膜３２を上部に
有する窒化シリコン膜パターン１１６を形成し、次いで
素子形成領域６ａ、６ｂ上の薄い酸化膜３１をウェット
・エツチングにより除去する。この際窒化シリコン膜パ
ターン１１６上部の酸化シリコン膜３２は５００人程鹿
の厚さになる。
膜３２及び窒化シリコン膜１６のパターンニングを行い
、フィールド酸化膜３上に酸化シリコン膜３２を上部に
有する窒化シリコン膜パターン１１６を形成し、次いで
素子形成領域６ａ、６ｂ上の薄い酸化膜３１をウェット
・エツチングにより除去する。この際窒化シリコン膜パ
ターン１１６上部の酸化シリコン膜３２は５００人程鹿
の厚さになる。
第２図（ｄ）参照
次いで通常通り熱酸化により素子形成領域６ａ。
６ｂ上に例えば３５０人程鹿の厚さのゲート酸化膜７を
形成し、次いでＣＶＤ法により該基板上に厚さ４０００
〜５０００人程度の多結晶シ合金ン層を形成し、該多結
晶シリコン層にｎ型不純物を高濃度に導入し該多結晶シ
リコン層に導電性を付与し、次いで通常のりソグラフィ
技術によりパターンニングを行って、素子形成領域５ａ
、５ｂ上の多結晶シリコン・ゲート電極８ａ、８ｂ及び
前記窒化シリコン膜パターン１１６上に多結晶シリコン
・ヒユーズパターン８Ｃを形成する。
形成し、次いでＣＶＤ法により該基板上に厚さ４０００
〜５０００人程度の多結晶シ合金ン層を形成し、該多結
晶シリコン層にｎ型不純物を高濃度に導入し該多結晶シ
リコン層に導電性を付与し、次いで通常のりソグラフィ
技術によりパターンニングを行って、素子形成領域５ａ
、５ｂ上の多結晶シリコン・ゲート電極８ａ、８ｂ及び
前記窒化シリコン膜パターン１１６上に多結晶シリコン
・ヒユーズパターン８Ｃを形成する。
第２図（ｅｌ参照
次いで素子形成領域６ｂ上を第１のレジスト・マスク９
で覆い、ゲート電極・８ａ及びフィールド酸化膜３をマ
スクにして素子形成領域６ａに砒素（Ａｓ）を高濃度に
イオン注入し、レジスト・マスク９を除去して所定の熱
処理を行いｎ゛゛ソース領域１０ａ及びｎ゛型トドレイ
ン領域１０ｂ形成する。なお該熱処理は後工程において
ｐ゛型ソース′ 領域及びｐ゛゛ドレイン領域を形成す
る際同時に行っても良い。
で覆い、ゲート電極・８ａ及びフィールド酸化膜３をマ
スクにして素子形成領域６ａに砒素（Ａｓ）を高濃度に
イオン注入し、レジスト・マスク９を除去して所定の熱
処理を行いｎ゛゛ソース領域１０ａ及びｎ゛型トドレイ
ン領域１０ｂ形成する。なお該熱処理は後工程において
ｐ゛型ソース′ 領域及びｐ゛゛ドレイン領域を形成す
る際同時に行っても良い。
該イオン注入において、多結晶シリコンゲート電極８ａ
及び多結晶シリコン・ヒユーズパターン８ＣにはＡｓが
高濃度に導入されるので、これらは更に高導電性となる
。
及び多結晶シリコン・ヒユーズパターン８ＣにはＡｓが
高濃度に導入されるので、これらは更に高導電性となる
。
また該イオン注入においてフィールド酸化膜３の表出部
にもＡｓが高濃度に注入され、その部分にＡｓ導入層１
１が形成される。
にもＡｓが高濃度に注入され、その部分にＡｓ導入層１
１が形成される。
第２図（ｆｌ参照
次いで表出するゲート酸化膜７を通常のウェット・エツ
チング手段により除去する。この際、図示のように本発
明の構造においては多結晶シリコン・ヒユーズが配設さ
れるフィールド酸化膜３上に窒化シリコン膜パターン１
１６が配設されているので、ｍｌ ｅＴＪ域のフィール
ド酸化膜３はエツチングされることがない。
チング手段により除去する。この際、図示のように本発
明の構造においては多結晶シリコン・ヒユーズが配設さ
れるフィールド酸化膜３上に窒化シリコン膜パターン１
１６が配設されているので、ｍｌ ｅＴＪ域のフィール
ド酸化膜３はエツチングされることがない。
第２図（ｇ）参照
次いで熱酸化法により素子形成領域６ｂの基板１表出面
にダメージ緩和用の薄い酸化膜１２を形成する。この際
素子形成領域６ａのウェル２．面及びゲート電極３ａ、
８ｂ、 ヒユーズパターン８ｃの表面にも薄い酸化膜
１２が形成される。
にダメージ緩和用の薄い酸化膜１２を形成する。この際
素子形成領域６ａのウェル２．面及びゲート電極３ａ、
８ｂ、 ヒユーズパターン８ｃの表面にも薄い酸化膜
１２が形成される。
次いで該基板上に素子形成領域６ｂを選択的に表出する
開孔を存する第２のレジスト・マス久１３を形成し、該
開孔を介しゲート電極８ｂ及びフィールド酸化膜３をマ
スクにして素子形成領域６ｂに硼素（Ｂ）を高濃度にイ
オン注入し、レジスト・マスク１３を除去した後、所定
の熱処理を行いｐ゛型ソース領域１４ａ及び１４ｂを形
成する。
開孔を存する第２のレジスト・マス久１３を形成し、該
開孔を介しゲート電極８ｂ及びフィールド酸化膜３をマ
スクにして素子形成領域６ｂに硼素（Ｂ）を高濃度にイ
オン注入し、レジスト・マスク１３を除去した後、所定
の熱処理を行いｐ゛型ソース領域１４ａ及び１４ｂを形
成する。
第２図（ｈｌ参照
次いで通常のウェット・エツチング手段によりダメージ
緩和用の薄い酸化膜１２を除去する。
緩和用の薄い酸化膜１２を除去する。
なお該エツチングに際しても、ヒューズ・パターン８Ｃ
の周辺部は窒化シリコン膜パターン１１６で保護され、
該領域のフィールド酸化膜３がエツチングされることは
ない。
の周辺部は窒化シリコン膜パターン１１６で保護され、
該領域のフィールド酸化膜３がエツチングされることは
ない。
第２図（１）参照
次いで熱酸化によりシリコン表出面に不純物ブロック用
の薄い酸化膜（ＥＯＯＯ人程度合金１５を形成し、次い
でＣＶＤ法により該基板上に厚さ６０００〜８０００人
程度の燐珪酸ガ合金（ＰＳＧ）層間絶縁膜１７を形成す
る。
の薄い酸化膜（ＥＯＯＯ人程度合金１５を形成し、次い
でＣＶＤ法により該基板上に厚さ６０００〜８０００人
程度の燐珪酸ガ合金（ＰＳＧ）層間絶縁膜１７を形成す
る。
第２図（ｊ）参照
次いで通常のりソグラフィ手段によりソース。
ドレイン領域に対する配線コンタクト窓１８及び図示さ
れないゲートとヒューズ・パターンに対する配線コンタ
クト窓を形成し、通常の蒸着及びパターンニング工程を
経てソース及びドレインに対する配線ｉ９ ａ 、 １
９ ｂ 、 １９ ｃ 、 １９ ｄと図示されないゲ
ート電極及びヒューズ・パターンに対する配線を形成し
、次いで該基板上にＣＶＤ法により厚さ１μｍ程度の表
面保護（カバー）用ＰＳＧ膜２０を形成する。
れないゲートとヒューズ・パターンに対する配線コンタ
クト窓を形成し、通常の蒸着及びパターンニング工程を
経てソース及びドレインに対する配線ｉ９ ａ 、 １
９ ｂ 、 １９ ｃ 、 １９ ｄと図示されないゲ
ート電極及びヒューズ・パターンに対する配線を形成し
、次いで該基板上にＣＶＤ法により厚さ１μｍ程度の表
面保護（カバー）用ＰＳＧ膜２０を形成する。
第２図（ｋｌ参照
次いで該基板上に第３のレジスト・マスク３３を形成し
、該レジスト・マスク３３の開孔３４を介し、例えばウ
ェット・エツチング手段により前記カバー用ＰＳＧ膜２
０．ＰＳＧ層間絶縁膜１７に多結晶シリコン・ヒユーズ
パターン８Ｃの溶断部及びその周辺の窒化シリコン膜パ
ターン１１６面を表出するヒユーズ溶断用開孔２２を形
成する。
、該レジスト・マスク３３の開孔３４を介し、例えばウ
ェット・エツチング手段により前記カバー用ＰＳＧ膜２
０．ＰＳＧ層間絶縁膜１７に多結晶シリコン・ヒユーズ
パターン８Ｃの溶断部及びその周辺の窒化シリコン膜パ
ターン１１６面を表出するヒユーズ溶断用開孔２２を形
成する。
なお該ヒユーズ溶断用開孔２２の形成に際しても窒化シ
リコン膜パターン１１６がエツチング・ストッパになる
ので、該ヒューズ溶断用開孔２２下部′領域のフィール
ド酸化膜厚Ｈは初期の値の侭維持される。
リコン膜パターン１１６がエツチング・ストッパになる
ので、該ヒューズ溶断用開孔２２下部′領域のフィール
ド酸化膜厚Ｈは初期の値の侭維持される。
以上説明のように本発明の構造を有する多結晶シリコン
・ヒューズにおいては、これが配設されるＩＣの製造工
程及びヒユーズ溶断用開孔の形成工程を経て該ＩＣが完
成した時点で、ヒユーズ溶断用開孔下部領域のフィール
ド酸化膜厚が初期の厚さのまま維持されている。
・ヒューズにおいては、これが配設されるＩＣの製造工
程及びヒユーズ溶断用開孔の形成工程を経て該ＩＣが完
成した時点で、ヒユーズ溶断用開孔下部領域のフィール
ド酸化膜厚が初期の厚さのまま維持されている。
そのため該フィールド酸化膜の溶断時のストレスに対す
る耐性は極めて高く、且つピンホールも存在しない。
る耐性は極めて高く、且つピンホールも存在しない。
更にまた本発明の構造においてはヒユーズ溶断用開孔の
底面に窒化シリコン膜が存在し、絶縁性を更に高めてい
る。
底面に窒化シリコン膜が存在し、絶縁性を更に高めてい
る。
従って本発明によれば、ヒユーズ溶断時に生じていた該
ヒユーズ部における耐圧劣化や、基板を介しての電流リ
ークは防止され、該ヒユーズが配設される半導体集積回
路装置の性能及び信頼性が向上する。
ヒユーズ部における耐圧劣化や、基板を介しての電流リ
ークは防止され、該ヒユーズが配設される半導体集積回
路装置の性能及び信頼性が向上する。
なお本発明の構造は多結晶シリコン以外のヒユーズを有
する半導体装置にも適用される。
する半導体装置にも適用される。
またヒユーズパターン下部のエツチング・ストッパとな
る絶縁膜は、窒化シリコン膜に限られるものではない。
る絶縁膜は、窒化シリコン膜に限られるものではない。
第１図は本発明に係る多結晶シリコン・ヒユーズの一実
施例を模式的に示す平面図（ａ）、Ａ−Ａ矢視断面図（
ｂｌ及びＢ−Ｂ矢視断面図（Ｃ１、第２図（ａ）乃至（
ｋ）は上記実施例の多結晶シリコン・ヒユーズを具備す
るＣＭＯ３Ｉ Ｃの製造方法の一実施例を示す工程断面
図、 第３図（ａｌ乃至（ｇ）は従来の多結晶シリコン・ヒユ
ーズを具備する０ＭＯ３ＩＣの製造方法お示す工程断面
図、 第４図は従来の多結晶シリコン・ヒユーズの要部を示す
平面図（ａ）、Ａ−Ａ矢視断面図（ｂ）及びＢ−Ｂ矢視
断面図（Ｃ）で、 第５図は従来の多結晶シリコン・ヒユーズの溶断状態を
示す模式側断面図である。 図において、 １はシリコン基板、 ３はフィールド酸化膜、 ８Ｃは多結晶シリコン・ヒユーズパターン、１６は窒化
シリコン膜、 １７はＰＳＧ層間絶縁膜、 １８は配線コンタクト窓、 １９ｅ、１９ｆはヒユーズ配線、 ２０はカバーＰＳＧ膜、 ２２はヒユーズ溶断用開孔、 ３２は薄い酸化膜を示す。 酪 Ｉ 呵 県２酊 峯？ 閃 秦 ２ 町 寮 ３ＵｊＪ 拳 ３聞 ？−４町 製５聞
施例を模式的に示す平面図（ａ）、Ａ−Ａ矢視断面図（
ｂｌ及びＢ−Ｂ矢視断面図（Ｃ１、第２図（ａ）乃至（
ｋ）は上記実施例の多結晶シリコン・ヒユーズを具備す
るＣＭＯ３Ｉ Ｃの製造方法の一実施例を示す工程断面
図、 第３図（ａｌ乃至（ｇ）は従来の多結晶シリコン・ヒユ
ーズを具備する０ＭＯ３ＩＣの製造方法お示す工程断面
図、 第４図は従来の多結晶シリコン・ヒユーズの要部を示す
平面図（ａ）、Ａ−Ａ矢視断面図（ｂ）及びＢ−Ｂ矢視
断面図（Ｃ）で、 第５図は従来の多結晶シリコン・ヒユーズの溶断状態を
示す模式側断面図である。 図において、 １はシリコン基板、 ３はフィールド酸化膜、 ８Ｃは多結晶シリコン・ヒユーズパターン、１６は窒化
シリコン膜、 １７はＰＳＧ層間絶縁膜、 １８は配線コンタクト窓、 １９ｅ、１９ｆはヒユーズ配線、 ２０はカバーＰＳＧ膜、 ２２はヒユーズ溶断用開孔、 ３２は薄い酸化膜を示す。 酪 Ｉ 呵 県２酊 峯？ 閃 秦 ２ 町 寮 ３ＵｊＪ 拳 ３聞 ？−４町 製５聞
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に配設された第１の絶縁膜上に該第１
の絶縁膜に対してエッチングの選択性を有する第２の絶
縁膜を設け、該第２の絶縁膜上にヒューズ・パターンを
配設し、該第２の絶縁膜に対してエッチングの選択性有
し且つ該ヒューズ・パターン上を覆う第３の絶縁膜に、
該ヒューズ・パターンの溶断部を表出し且つ下部領域に
該第２の絶縁膜を有する開孔を形成してなる導電膜ヒュ
ーズを具備することを特徴とする半導体装置。 ２、上記第２の絶縁膜が窒化シリコンよりなることを特
徴とする特許請求の範囲第１項記載の半導体装置。 ３、上記ヒューズ・パターンが多結晶シリコンよりなる
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229332A JPH0738413B2 (ja) | 1984-10-31 | 1984-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229332A JPH0738413B2 (ja) | 1984-10-31 | 1984-10-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61107742A true JPS61107742A (ja) | 1986-05-26 |
| JPH0738413B2 JPH0738413B2 (ja) | 1995-04-26 |
Family
ID=16890491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59229332A Expired - Lifetime JPH0738413B2 (ja) | 1984-10-31 | 1984-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738413B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620656B1 (ko) * | 1998-12-28 | 2006-12-05 | 주식회사 하이닉스반도체 | 반도체소자의 퓨즈 제조방법 |
| JP2008541446A (ja) * | 2005-05-11 | 2008-11-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｓｏｉデバイスの製造方法 |
| CN102201373A (zh) * | 2011-04-25 | 2011-09-28 | 上海宏力半导体制造有限公司 | 基于绝缘体上硅的电子式熔线的制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775442A (en) * | 1980-10-29 | 1982-05-12 | Toshiba Corp | Semiconductor device |
| JPS59117157A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置 |
| JPS59119851A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 多層配線構造の製造方法 |
| JPS59210653A (ja) * | 1983-05-16 | 1984-11-29 | Hitachi Ltd | 半導体装置の製造方法 |
-
1984
- 1984-10-31 JP JP59229332A patent/JPH0738413B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775442A (en) * | 1980-10-29 | 1982-05-12 | Toshiba Corp | Semiconductor device |
| JPS59117157A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置 |
| JPS59119851A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 多層配線構造の製造方法 |
| JPS59210653A (ja) * | 1983-05-16 | 1984-11-29 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620656B1 (ko) * | 1998-12-28 | 2006-12-05 | 주식회사 하이닉스반도체 | 반도체소자의 퓨즈 제조방법 |
| JP2008541446A (ja) * | 2005-05-11 | 2008-11-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｓｏｉデバイスの製造方法 |
| CN102201373A (zh) * | 2011-04-25 | 2011-09-28 | 上海宏力半导体制造有限公司 | 基于绝缘体上硅的电子式熔线的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738413B2 (ja) | 1995-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |