JPS59210653A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59210653A JPS59210653A JP58084182A JP8418283A JPS59210653A JP S59210653 A JPS59210653 A JP S59210653A JP 58084182 A JP58084182 A JP 58084182A JP 8418283 A JP8418283 A JP 8418283A JP S59210653 A JPS59210653 A JP S59210653A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は半導体装置、とくにＶＬＳＩ （大規模集積
回路）によるＲＡＭ （ランダム・アクセス・メモリ）
を製造する方法に関するものである。
回路）によるＲＡＭ （ランダム・アクセス・メモリ）
を製造する方法に関するものである。
ＶＬＳＩによるＲＡＭにおいては、歩留りを高く保つた
めに、欠陥球済用の冗長り路を具備しており、第１図に
示すように、不良回路１が存在するときには、冗長回路
２を使用して、完全なメモリ動作をするチップを得てい
る。なお、冗長回路２を多数設けるほど、完全動作する
チップの割合は増大するが、冗長回路２を多数設けるほ
ど、チップの面積が大きくなるため、１ウェハ当りのチ
ップ取得数が減少してしまう。そして、１チツプに設け
る冗長回路２の数と１ウエハから得られる完全動作する
チップ取得数との関係は第２図に示すようになり、極大
値を生ずる。したがって、冗長回路２の数は完全動作す
るチップ取得数が最大となる値とすることが望ましい。
めに、欠陥球済用の冗長り路を具備しており、第１図に
示すように、不良回路１が存在するときには、冗長回路
２を使用して、完全なメモリ動作をするチップを得てい
る。なお、冗長回路２を多数設けるほど、完全動作する
チップの割合は増大するが、冗長回路２を多数設けるほ
ど、チップの面積が大きくなるため、１ウェハ当りのチ
ップ取得数が減少してしまう。そして、１チツプに設け
る冗長回路２の数と１ウエハから得られる完全動作する
チップ取得数との関係は第２図に示すようになり、極大
値を生ずる。したがって、冗長回路２の数は完全動作す
るチップ取得数が最大となる値とすることが望ましい。
このようなＲＡＭにおいて、不良回路１が生じた場合に
、冗長回路２を電気的に選択するためには、各回路に切
断可能な抵抗体すなわちヒーーズを設け、不良回路１の
ヒーーズを切断する。このヒ一ズを切断する方法として
は、大電流によってヒーーズを溶解する電気的切断法と
、レーザ光によってヒーーズを溶解する光学的切断法と
があるが電気的切断法においては、ＲＡＭの電気的試験
中に不良回路１を冗長回路２に切換えることができ、簡
便にかつ低コストに冗長回路２を選択することができる
から、電気的切断法が有利である。
、冗長回路２を電気的に選択するためには、各回路に切
断可能な抵抗体すなわちヒーーズを設け、不良回路１の
ヒーーズを切断する。このヒ一ズを切断する方法として
は、大電流によってヒーーズを溶解する電気的切断法と
、レーザ光によってヒーーズを溶解する光学的切断法と
があるが電気的切断法においては、ＲＡＭの電気的試験
中に不良回路１を冗長回路２に切換えることができ、簡
便にかつ低コストに冗長回路２を選択することができる
から、電気的切断法が有利である。
ところで、ヒユーズを電気的に切断可能とするためには
、ヒユーズ上の膜を全て取り除いた構造とすることが必
要であるが、ＶＬＳＩ％おいては、反応性スパンクエノ
チングにより膜の加工を行なっているから、ヒユーズを
保護するために、エツチング速度が小さくしたがって耐
エツチング性のある材料からなる保護膜でヒユーズを覆
ったのちに、それ以後の膜の加工を行ない、製造工程の
最後に保護膜を取り除く必要がある。
、ヒユーズ上の膜を全て取り除いた構造とすることが必
要であるが、ＶＬＳＩ％おいては、反応性スパンクエノ
チングにより膜の加工を行なっているから、ヒユーズを
保護するために、エツチング速度が小さくしたがって耐
エツチング性のある材料からなる保護膜でヒユーズを覆
ったのちに、それ以後の膜の加工を行ない、製造工程の
最後に保護膜を取り除く必要がある。
従来、２層ゲート構造のＭＯＳ ＶＬＳＩによるＲＡＭ
においては、第１層ゲートの材料としてｐｏｌｙ Ｓｉ
を用い、第２層ゲートの材料としてＷ（タングステン）
、Ｍｏ （モリブデン）等の高融点金属を用いるのが
一般的であって、ヒユーズを第１層ゲートの材料である
ｐｏｌｙ Ｓｉで形成するとともに、保護膜を第２層ゲ
ートの材料である高融点金属で形成している。しかしな
がら、保護膜の材料として高融点金属を用いたときには
、高融点金属と酸素との反応が極めて速やかであり、か
つ反応生成物であるＷＯ８等の酸化物が高温で揮発性で
あるため、保護膜形成後に形成すべき膜の加工において
熱処理を行なうと、保護膜が酸化、蒸発するので、ヒ一
ズを有効に保護することができない。そこで、保護膜の
酸化、蒸発を防止するためには、熱処理炉の入口に予備
室を設け、空気を完全に窒素と置換してから、試料を炉
内に挿入し、また引出し後は試料が完全に冷却してから
、試料を空気に曝すことが考えられる。しかし、このよ
うな方法では膜の加工に長時間を要し、かつ特殊な炉体
な必要と塗るので、コスト的な面で問題がある。また、
Ｗ、λｌｏ弄が表面に露出した状態で熱処理を行なうと
、その表面から金属が蒸発し、ウェハに再付着し、８１
基板中に貫入して、いわゆる再結合中心が形成され、素
子不良の原因となる。
においては、第１層ゲートの材料としてｐｏｌｙ Ｓｉ
を用い、第２層ゲートの材料としてＷ（タングステン）
、Ｍｏ （モリブデン）等の高融点金属を用いるのが
一般的であって、ヒユーズを第１層ゲートの材料である
ｐｏｌｙ Ｓｉで形成するとともに、保護膜を第２層ゲ
ートの材料である高融点金属で形成している。しかしな
がら、保護膜の材料として高融点金属を用いたときには
、高融点金属と酸素との反応が極めて速やかであり、か
つ反応生成物であるＷＯ８等の酸化物が高温で揮発性で
あるため、保護膜形成後に形成すべき膜の加工において
熱処理を行なうと、保護膜が酸化、蒸発するので、ヒ一
ズを有効に保護することができない。そこで、保護膜の
酸化、蒸発を防止するためには、熱処理炉の入口に予備
室を設け、空気を完全に窒素と置換してから、試料を炉
内に挿入し、また引出し後は試料が完全に冷却してから
、試料を空気に曝すことが考えられる。しかし、このよ
うな方法では膜の加工に長時間を要し、かつ特殊な炉体
な必要と塗るので、コスト的な面で問題がある。また、
Ｗ、λｌｏ弄が表面に露出した状態で熱処理を行なうと
、その表面から金属が蒸発し、ウェハに再付着し、８１
基板中に貫入して、いわゆる再結合中心が形成され、素
子不良の原因となる。
この発明は上述の問題点を解決するためになされたもの
で、保護膜でヒユーズを有効に保護することができ、か
つ素子不良が生ずることが少ない半導体装置の製造方法
を提供することを目的とする。
で、保護膜でヒユーズを有効に保護することができ、か
つ素子不良が生ずることが少ない半導体装置の製造方法
を提供することを目的とする。
この目的を達成するため、この発明においては冗長回路
と、その冗長回路を電気的に選択することを可能とする
ヒユーズと、Ａｌ配線とを有する半導体装置を製造する
方法にお℃・て、上記ヒユーズを上記Ａｌ配線と同時に
形成したｌ保護膜で覆った状態で、上記Ａｌ配線よりも
上部に形成される膜の加工を行なう。
と、その冗長回路を電気的に選択することを可能とする
ヒユーズと、Ａｌ配線とを有する半導体装置を製造する
方法にお℃・て、上記ヒユーズを上記Ａｌ配線と同時に
形成したｌ保護膜で覆った状態で、上記Ａｌ配線よりも
上部に形成される膜の加工を行なう。
以下、この発明を実施例に基づき具体的に説明するＱ
実施例１
この実施例では、２層ゲート、２層Ａノ配線のＭＯＳ
ＶＬＳＩによるＲＡＭの製造方法を示す。
ＶＬＳＩによるＲＡＭの製造方法を示す。
まず、第３図（ａ）に示すように、ｐ型、（ｉｏｏ ）
面、比抵抗（０Ω・儂のＳ］ラウェ・３０表面を熱酸化
し、厚さ２０ ｎｍの酸化膜４を成長させたのち、ＯＶ
Ｄ法（化学蒸着法）により窒化シリコン膜５を堆積する
。つぎに、通常のホトエツチング法により窒化シリコン
膜５をパターニングしたのち、ヒユーズを形成すべき領
域にボロンイオン（Ｂ＋）を加速エネルギー７５ ｋｅ
Ｖ、打込み量５ Ｘ ｌＯ”ｃｒｎ−２で打込み、チャ
ネルストッパとする。ついで、第３図（ｂ）に示すよう
に、１０００°Ｃ５ウエツト酸素雰囲気中で酸化するこ
とにより、厚さ０６μｍのフィールド酸化膜（素子間分
離酸化膜）６を成長させたのち、熱リン酸中で窒化シリ
コン膜５を除去し、希弗酸中で酸化膜４を除去する。つ
ぎに、１０００°Ｃ。
面、比抵抗（０Ω・儂のＳ］ラウェ・３０表面を熱酸化
し、厚さ２０ ｎｍの酸化膜４を成長させたのち、ＯＶ
Ｄ法（化学蒸着法）により窒化シリコン膜５を堆積する
。つぎに、通常のホトエツチング法により窒化シリコン
膜５をパターニングしたのち、ヒユーズを形成すべき領
域にボロンイオン（Ｂ＋）を加速エネルギー７５ ｋｅ
Ｖ、打込み量５ Ｘ ｌＯ”ｃｒｎ−２で打込み、チャ
ネルストッパとする。ついで、第３図（ｂ）に示すよう
に、１０００°Ｃ５ウエツト酸素雰囲気中で酸化するこ
とにより、厚さ０６μｍのフィールド酸化膜（素子間分
離酸化膜）６を成長させたのち、熱リン酸中で窒化シリ
コン膜５を除去し、希弗酸中で酸化膜４を除去する。つ
ぎに、１０００°Ｃ。
ドライ酸素雰囲気中で厚さ１０ｎｍの熱酸化膜７を成長
させ、ＣＶＤ法で厚さ２０ ｎｍの窒化シリコン膜８を
堆積したのち、再び１０００”Ｃ，ウェット酸素雰囲気
中で酸化することにより、窒化シリコン膜８上に厚さ４
ｎｍの熱酸化膜９を成長させる。このときの窒化シリコ
ン膜８の膜厚は約４ｎｍ減少し、１６ｎｍ となって
いる。ついで、熱酸化膜９上にＣＶＤ法によりｐｏｎｙ
Ｓｉ膜を厚さ３５０ｎｍに堆積し、そのｐｏｊｙ Ｓ
ｉ膜を選択エツチングすることにより、ヒーーズ１０お
よび第１層ゲート（図示せず）を形成したのち、１００
０°Ｃ，ウェット酸素雰囲気中で酸化することにより、
ヒーーズ１０、第１層ゲート上に熱酸化膜１１を成長さ
せる。この熱酸化膜１１は第１層ゲートと第２層ゲート
との間の絶縁に用いられる。つぎに、熱酸化膜９．窒化
シリコン膜８．熱酸化膜７を選択エツチングする。この
とき、ヒ−ズ領域の熱酸化膜９．窒化シリコン膜８．熱
酸化膜７は除去される。ついで、第３図（ｃ）に示すよ
うに、ドライ酸素雰囲気中で酸化することにより熱酸化
膜１２を成長させたのち、スパッタ法により厚さ３５０
ｎｍにＷ膜を堆積し、そのＷ膜を選択エツチングする
ことにより、第２層ゲート（図示せず）を形成する。こ
のとき、ヒーーズ領域のＷ膜は全て除去される。つぎに
、 Ａｓイオンを打込んだのち窒素雰囲気中で熱処理す
ることにより、接合深さ０３μｍの拡散層１３を形成す
る。ついで、ＣＶＤ法により厚さ４００ｎｍのＰＳＧ
（リンガラス： Ｐｈｏｓｐｂｏｓｉｌｉｃａｔｅ
Ｇｌａｓｓ ）膜１４を堆積し、ヒユーズ１０を覆う。
させ、ＣＶＤ法で厚さ２０ ｎｍの窒化シリコン膜８を
堆積したのち、再び１０００”Ｃ，ウェット酸素雰囲気
中で酸化することにより、窒化シリコン膜８上に厚さ４
ｎｍの熱酸化膜９を成長させる。このときの窒化シリコ
ン膜８の膜厚は約４ｎｍ減少し、１６ｎｍ となって
いる。ついで、熱酸化膜９上にＣＶＤ法によりｐｏｎｙ
Ｓｉ膜を厚さ３５０ｎｍに堆積し、そのｐｏｊｙ Ｓ
ｉ膜を選択エツチングすることにより、ヒーーズ１０お
よび第１層ゲート（図示せず）を形成したのち、１００
０°Ｃ，ウェット酸素雰囲気中で酸化することにより、
ヒーーズ１０、第１層ゲート上に熱酸化膜１１を成長さ
せる。この熱酸化膜１１は第１層ゲートと第２層ゲート
との間の絶縁に用いられる。つぎに、熱酸化膜９．窒化
シリコン膜８．熱酸化膜７を選択エツチングする。この
とき、ヒ−ズ領域の熱酸化膜９．窒化シリコン膜８．熱
酸化膜７は除去される。ついで、第３図（ｃ）に示すよ
うに、ドライ酸素雰囲気中で酸化することにより熱酸化
膜１２を成長させたのち、スパッタ法により厚さ３５０
ｎｍにＷ膜を堆積し、そのＷ膜を選択エツチングする
ことにより、第２層ゲート（図示せず）を形成する。こ
のとき、ヒーーズ領域のＷ膜は全て除去される。つぎに
、 Ａｓイオンを打込んだのち窒素雰囲気中で熱処理す
ることにより、接合深さ０３μｍの拡散層１３を形成す
る。ついで、ＣＶＤ法により厚さ４００ｎｍのＰＳＧ
（リンガラス： Ｐｈｏｓｐｂｏｓｉｌｉｃａｔｅ
Ｇｌａｓｓ ）膜１４を堆積し、ヒユーズ１０を覆う。
ついで、スパッタ法により厚さ１μｍのｈｌ（アルミニ
ウム）膜を堆積し、そのＡｔ膜を選択エツチングするこ
とにより、ヒユーズ１０を十分に覆５Ａｌ保護膜１５お
よび第１層配線（図示せず）を形成する。つぎに、第３
図（ｄ）に示すように、ＣＶＤ法により厚さ１μｍのＰ
’ＳＧ膜１６全１６し、ホトエツチング法によりＰＳＧ
膜１６のヒユーズ】０上にスルーホール１７を形成した
のち、スパッタ法で厚さ１．５μｍのＡｔ膜を堆積し、
その人ｌ膜を選択エツチングすることにより、第２層配
線（図示せず）を形成する。最後Ｋ、再びリン酸素のエ
ツチング液を用いたウェットエツチング法でスルーホー
ル１７部の残存保護膜１５を除去し、さらにＰＳＧ膜１
膜製４酸化膜１１を弗酸系のエツチング液で除去する。
ウム）膜を堆積し、そのＡｔ膜を選択エツチングするこ
とにより、ヒユーズ１０を十分に覆５Ａｌ保護膜１５お
よび第１層配線（図示せず）を形成する。つぎに、第３
図（ｄ）に示すように、ＣＶＤ法により厚さ１μｍのＰ
’ＳＧ膜１６全１６し、ホトエツチング法によりＰＳＧ
膜１６のヒユーズ】０上にスルーホール１７を形成した
のち、スパッタ法で厚さ１．５μｍのＡｔ膜を堆積し、
その人ｌ膜を選択エツチングすることにより、第２層配
線（図示せず）を形成する。最後Ｋ、再びリン酸素のエ
ツチング液を用いたウェットエツチング法でスルーホー
ル１７部の残存保護膜１５を除去し、さらにＰＳＧ膜１
膜製４酸化膜１１を弗酸系のエツチング液で除去する。
この製造方法にお〜・ては、第１層配線の材料であるＡ
Ｉからなる保護膜１５を形成した状態で、第１層配線よ
りも上部に形成される膜の加工を行なっており、かつＡ
ｔが酸化したとしても、その酸化物は高温で揮発するこ
とはな℃・から、膜の加工において熱処理を行なうとき
に、その熱処理時に非酸化性雰囲気にすることなく、ヒ
ーーズ１０を有効に保護することが可能である。また、
ＡＩが蒸発し、ウェハに再付着したとしても、 Ａｌが
素子に及ぼす悪影響は小さいから、素子不良が生ずるこ
とが少ない。この理由は、ＡＩはＳｌ中でアクセプタと
なるが、アクセプタ濃度は１０１５ｃ＋ｎ３以上でない
と影響が全くない一方、Ｗ、Ｎｏ等はＳｉ中で再結合中
心となるため、１０１２．．３という極微量でも特性に
影響をおよぼすためである。さらに、拡散層１３をヒー
ーズ領域を囲むように形成すれば、素子の安定性を確保
することができる。
Ｉからなる保護膜１５を形成した状態で、第１層配線よ
りも上部に形成される膜の加工を行なっており、かつＡ
ｔが酸化したとしても、その酸化物は高温で揮発するこ
とはな℃・から、膜の加工において熱処理を行なうとき
に、その熱処理時に非酸化性雰囲気にすることなく、ヒ
ーーズ１０を有効に保護することが可能である。また、
ＡＩが蒸発し、ウェハに再付着したとしても、 Ａｌが
素子に及ぼす悪影響は小さいから、素子不良が生ずるこ
とが少ない。この理由は、ＡＩはＳｌ中でアクセプタと
なるが、アクセプタ濃度は１０１５ｃ＋ｎ３以上でない
と影響が全くない一方、Ｗ、Ｎｏ等はＳｉ中で再結合中
心となるため、１０１２．．３という極微量でも特性に
影響をおよぼすためである。さらに、拡散層１３をヒー
ーズ領域を囲むように形成すれば、素子の安定性を確保
することができる。
実施例２
実施例１においては、熱酸化膜１１を形成したのち、直
ちにＰＳＧ膜１膜製４積したが、この実施例では熱酸化
膜１１を除去したのちに、ＰＳＧ膜１膜製４積する方法
について述べる。
ちにＰＳＧ膜１膜製４積したが、この実施例では熱酸化
膜１１を除去したのちに、ＰＳＧ膜１膜製４積する方法
について述べる。
まず、第４図（ａ）に示すように、熱酸化膜１１を形成
したのち、第４図（ｂ）に示すように、弗酸、弗化アン
モニウムの比が１：６の混合液からなるエツチング液を
用いた通常のホトエツチング法により熱酸化膜１１を除
去する。このとき、フィールド酸化膜６のヒーーズ１０
０両側部分に熱酸化膜１１の厚さとほぼ同じ深さの四部
１８が形成される。そこで第４図（Ｃ）に示すように、
塗布ガラスたとえば０ＣＤ５９３１０ （商品名；東京
応化製）を回転数５００Ｏｒｐｍで回転塗布し、８００
°Ｃ以上の温度でアニールすることにより、塗布ガラス
膜１９を形成し、四部Ｊ８を完全に埋込む。つぎに、Ｐ
ＳＧ膜１膜製４積する。
したのち、第４図（ｂ）に示すように、弗酸、弗化アン
モニウムの比が１：６の混合液からなるエツチング液を
用いた通常のホトエツチング法により熱酸化膜１１を除
去する。このとき、フィールド酸化膜６のヒーーズ１０
０両側部分に熱酸化膜１１の厚さとほぼ同じ深さの四部
１８が形成される。そこで第４図（Ｃ）に示すように、
塗布ガラスたとえば０ＣＤ５９３１０ （商品名；東京
応化製）を回転数５００Ｏｒｐｍで回転塗布し、８００
°Ｃ以上の温度でアニールすることにより、塗布ガラス
膜１９を形成し、四部Ｊ８を完全に埋込む。つぎに、Ｐ
ＳＧ膜１膜製４積する。
なお、熱酸化膜１１を除去したのち、ＰＳＧ膜１膜製４
積し、ついで塗布ガラス膜１９を形成してもよい実施例
３ 実施例１においては、スルーホール１７部に残存した保
護膜１５を、リン酸系のエツチング液如、よりウェット
エツチングして除去したが、この実施例では、残存保護
膜１５を反応性スパッタエツチングにより除去する方法
について示す。
積し、ついで塗布ガラス膜１９を形成してもよい実施例
３ 実施例１においては、スルーホール１７部に残存した保
護膜１５を、リン酸系のエツチング液如、よりウェット
エツチングして除去したが、この実施例では、残存保護
膜１５を反応性スパッタエツチングにより除去する方法
について示す。
まず、第５図（ａ）に示すように、スルーホール１７を
形成したのち、Ａｔ膜２０を堆積する。つぎに、第５図
（ｂ）に示すように、Ａｌ膜か上に通常の方法でレジス
トパターンを形成したのち、Ａｌｌ膜製反応性スパッタ
エツチングにより選択除去し、第２層配線を形成する。
形成したのち、Ａｔ膜２０を堆積する。つぎに、第５図
（ｂ）に示すように、Ａｌ膜か上に通常の方法でレジス
トパターンを形成したのち、Ａｌｌ膜製反応性スパッタ
エツチングにより選択除去し、第２層配線を形成する。
このとき、オーバーエツチングにより、保護膜１５も約
１／３〜１／２がエツチングされる。ついて、第５図（
Ｃ）に示すように、レジストパターンを形成したのち、
残存保護膜１５を塩素ガスを用いた反応性スパッタエツ
チングにより除去し、さらにＰＳＧ膜１膜製４素系のガ
スを用いた反応性スパッタエツチングにより除去し、つ
ぎに熱酸化膜１１を除去して、ヒユーズ１０を露出させ
る。
１／３〜１／２がエツチングされる。ついて、第５図（
Ｃ）に示すように、レジストパターンを形成したのち、
残存保護膜１５を塩素ガスを用いた反応性スパッタエツ
チングにより除去し、さらにＰＳＧ膜１膜製４素系のガ
スを用いた反応性スパッタエツチングにより除去し、つ
ぎに熱酸化膜１１を除去して、ヒユーズ１０を露出させ
る。
この製造方法にお（・ては、ＰＳＧ膜１膜製４ツチング
をほぼマスク寸法通りにすることができるから、ヒーー
ズ領域を小さくすることが可能である。また、ＰＳＧ膜
１膜製４イドエツチングをほぼ零にすることができるか
ら、保護膜１５が残存していても、オーバルハンダ構造
とならないので、保護膜１５に起因する短絡現象等が起
こりにくい。
をほぼマスク寸法通りにすることができるから、ヒーー
ズ領域を小さくすることが可能である。また、ＰＳＧ膜
１膜製４イドエツチングをほぼ零にすることができるか
ら、保護膜１５が残存していても、オーバルハンダ構造
とならないので、保護膜１５に起因する短絡現象等が起
こりにくい。
実施例４
実施例１においては、第１層配線と第２層配線との眉間
膜としてＰＳＧ膜１６を用いたが、この実施例では、バ
イアス・スパッタＳ １０１１からなる平担化した層間
膜を用いる方法について述べる。
膜としてＰＳＧ膜１６を用いたが、この実施例では、バ
イアス・スパッタＳ １０１１からなる平担化した層間
膜を用いる方法について述べる。
まず、第６図（ａ）に示すように、保護膜１５を形成し
たのち、バイアス・スパッタ法により層間Ｓ ｉ０Ｑ膜
２１を形成する。このとき、 ５ｉ０２膜２Ｉの膜厚が
保護膜１５上で変化するが、これは後の層間膜のエツチ
ングに影響を及ぼさない。つぎに、保護膜】５上の５ｉ
Ｏｑ膜２ｘをエツチングして、スルーホール２２を形成
したのち、ｈｐ膜加を堆積し、Ａｌｌ膜製反応性スパッ
タエツチングにより選択除去して、第２層配線を形成す
る。ついで、保護膜１５． ＰＳ（）膜１４゜熱酸化膜
１１を除去することにより、ヒーーズｌＯを露出させる
。
たのち、バイアス・スパッタ法により層間Ｓ ｉ０Ｑ膜
２１を形成する。このとき、 ５ｉ０２膜２Ｉの膜厚が
保護膜１５上で変化するが、これは後の層間膜のエツチ
ングに影響を及ぼさない。つぎに、保護膜】５上の５ｉ
Ｏｑ膜２ｘをエツチングして、スルーホール２２を形成
したのち、ｈｐ膜加を堆積し、Ａｌｌ膜製反応性スパッ
タエツチングにより選択除去して、第２層配線を形成す
る。ついで、保護膜１５． ＰＳ（）膜１４゜熱酸化膜
１１を除去することにより、ヒーーズｌＯを露出させる
。
なお、上述実施例においては、２層ゲート、２層配線の
ＭＯＳ ＶＬＳＩによるＲＡＭを製造する場合について
説明したが、冗長回路を電気的に選択することを可能と
するヒユーズを有する他の半導体装置を製造する場合に
も、この発明を適用することが可能である。
ＭＯＳ ＶＬＳＩによるＲＡＭを製造する場合について
説明したが、冗長回路を電気的に選択することを可能と
するヒユーズを有する他の半導体装置を製造する場合に
も、この発明を適用することが可能である。
以上説明したように、この発明に係る半導体装置の製造
方法においては、保護膜でヒーーズを有効に保護するこ
とができ、かつ素子不良が生ずることが少なし・から、
完全動作するチップの割合を大幅に増大させることが可
能である。
方法においては、保護膜でヒーーズを有効に保護するこ
とができ、かつ素子不良が生ずることが少なし・から、
完全動作するチップの割合を大幅に増大させることが可
能である。
第１図は冗長回路を具備するＲＡＭの回路を示す図、第
２図は１チツプに設ける冗長回路の数と１ウエハから得
られる完全動作するチップ取得数との関係を示すグラフ
、第３図ないし第６図はこの発明に係る半導体装置の製
造方法の説明図である。 ３・・・Ｓ１ウエハ ７・・・熱酸化膜８・
・・窒化シリコン膜 ９・・・熱酸化膜１０・・・
ヒユーズ １１・・・熱酸化膜１３・・・拡
散層 １４・・・ＰＳＧ膜ｊ５・・・Ａｌ保
護膜 １６・・・ＰＳＧ膜加・・・Ａ４膜 代理人弁理士 中 村 純之助 ｉＰｌ 図 ■ １′Ｆ２図 完渠回路教 （任意スケール） １Ｆ３図 矛３図 第４ 白 幸５図 中６図 ＩＩ １０ 所内 所内 ０発 明 者 角南英夫 国分寺市東恋ケ窪−丁目２８０番 地株式会社日立製作所中央研究 所内
２図は１チツプに設ける冗長回路の数と１ウエハから得
られる完全動作するチップ取得数との関係を示すグラフ
、第３図ないし第６図はこの発明に係る半導体装置の製
造方法の説明図である。 ３・・・Ｓ１ウエハ ７・・・熱酸化膜８・
・・窒化シリコン膜 ９・・・熱酸化膜１０・・・
ヒユーズ １１・・・熱酸化膜１３・・・拡
散層 １４・・・ＰＳＧ膜ｊ５・・・Ａｌ保
護膜 １６・・・ＰＳＧ膜加・・・Ａ４膜 代理人弁理士 中 村 純之助 ｉＰｌ 図 ■ １′Ｆ２図 完渠回路教 （任意スケール） １Ｆ３図 矛３図 第４ 白 幸５図 中６図 ＩＩ １０ 所内 所内 ０発 明 者 角南英夫 国分寺市東恋ケ窪−丁目２８０番 地株式会社日立製作所中央研究 所内
Claims (3)
- （１）冗長回路と、その冗長回路を電気的に選択するこ
とを可能とするヒーーズと、Ａｌ配線とを有する半導体
装置を製造する方法におｔ・て、上記ヒーーズを上記Ａ
ｌ配線と同時に形成したＡＩ保護膜で覆った状態で、上
記Ａ７配線よりも上部に形成される膜の加工を行なうこ
とを特徴とする半導体装置の製造方法。 - （２） 上記半導体装置が２層ゲートを有し、上記ヒ
ユーズを第１層ゲートと同時にｐｏＪ！ｙ Ｓｉで形成
することを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 - （３） 上記半導体装置がＡｌからなる２層配線を有
し、上記保護膜を第１層配線と同時に形成することを特
徴とする特許請求の範囲第１項または第２項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58084182A JPS59210653A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58084182A JPS59210653A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210653A true JPS59210653A (ja) | 1984-11-29 |
Family
ID=13823336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58084182A Pending JPS59210653A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210653A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107742A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | 半導体装置 |
| JPS6237944A (ja) * | 1985-08-12 | 1987-02-18 | Matsushita Electronics Corp | 半導体装置 |
| JPH01169943A (ja) * | 1987-12-24 | 1989-07-05 | Fujitsu Ltd | 半導体記憶装置 |
-
1983
- 1983-05-16 JP JP58084182A patent/JPS59210653A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107742A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | 半導体装置 |
| JPS6237944A (ja) * | 1985-08-12 | 1987-02-18 | Matsushita Electronics Corp | 半導体装置 |
| JPH01169943A (ja) * | 1987-12-24 | 1989-07-05 | Fujitsu Ltd | 半導体記憶装置 |
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