JP2604024B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の製造方法に関するものである。

（従来の技術） 第10図にMOS型トランジスタを含む半導体装置の回路
を示す。ここでMOS型トランジスタQ101のゲート101aへ
の入力保護回路として、比較的抵抗値の高い抵抗R103が
用いられる。この抵抗R103は、ゲート101a電極と同一レ
ベルに形成された層において形成される。第11図にこの
場合の工程別断面図を示す。

まず第11図（ａ）に示されるように、半導体基板１の
表面にゲート酸化膜２及びフィールド酸化膜３が形成さ
れ、さらにその表面にポリシリコンが堆積されてポリシ
リコン膜４が形成されている。このポリシリコン膜４に
上述の抵抗R103とゲート101aが形成される。近年は回路
動作速度の高速化の要請に伴い、第11図（ｂ）に示され
るようにポリシリコン膜４の表面に、モリブデンシリコ
ン（MoSi₂）やタングステンシリコン（WSi₂）等の高融
点金属シリサイドであるジ・シリサイドをスパッタリン
グにより積層したポリサイド構造をとり、このジ・シリ
サイド膜111に配線を形成する場合が多い。

しかしこの様な構造とした場合に、抵抗R103を形成す
べき層もポリサイド構造となってしまい、ジ・シリサイ
ド膜111の存在によって抵抗値が下がり保護抵抗の役目
を果たさなくなる。そこで抵抗値を上げるために抵抗の
長さを長くしなければならないが、ポリサイド構造とし
た場合には抵抗値が1/10に低下するため、従来と同じ抵
抗値を得るには10倍長くしなければならず、事実上実現
が不可能であった。このため十分な保護機能が得られな
かった。

次にエンハンスメント・レジスタ型スタティック・RA
M（E/R型SRAM）を含む半導体装置について説明する。こ
の場合の回路図を第12図に示す。

MOS型FETQ121及びQ122を用いてフリップフロップとし
たものであり、それぞれのトランジスタQ121、Q122のド
レインには、抵抗R123,R124が接続されている。この抵
抗R123、R124の抵抗値は、高いことが要求される。この
場合の抵抗R123,R124を形成する際の工程別断面図を示
したものが第13図である。

まず第13図（ａ）に示されるように、半導体基板１の
表面に層間絶縁膜31が形成され、さらにその上にポリシ
リコンが堆積されてポリシリコン膜32が形成されてい
る。このポリシリコン膜32を写真蝕刻法によりパターニ
ングして配線を形成する。

第13図（ｂ）に示すように、全面にレジストを塗布し
た後、抵抗R123又はR124を形成すべき領域のみにレジス
ト膜131を残す。そして不純物として、例えばヒ素（A
s）を、レジスト膜131をイオン注入マスクとしてイオン
注入し、ポリシリコン膜32のうち領域32bを除いた部分
の領域32aを低抵抗化する。このようにして得られた高
抵抗の領域32bに抵抗R123、R124を形成していた。しか
しこの場合には次のような問題があった。

第13図（ｂ）に示されたヒ素等の不純物をイオン注入
した段階で、この不純物を活性化するために熱処理を行
うが、これにより不純物が高抵抗領域32bへ約0.5〜1.0
μｍ拡散するため、微細な高抵抗領域を制御性良く形成
するのは困難である。特に領域32bの長さが３μｍ以下
になると、不純物が拡散して領域32bの両端が短絡した
状態となり抵抗値が低下し、抵抗素子としての役割を果
たさなくなる。

（発明が解決しようとする課題） 上述したように、MOS型トランジスタを含む半導体装
置において、入力保護用の抵抗素子をゲート電極と同じ
層に形成する場合には、ポリサイド構造としたときに十
分な抵抗値を持った抵抗素子を事実上形成することがで
きず、保護回路としての役目を果たすことができないと
いう問題があった。

またE/M型SRAMを含む半導体装置で、ドレインに接続
された抵抗を配線部と同一の層に形成する際に、微細な
高い抵抗値を有する領域を制御性良く形成することが困
難であるという問題があった。

本発明は上記事情に鑑み、MOS型トランジスタを含む
半導体装置において入力保護用の抵抗素子を形成するた
めの高い抵抗値を有する領域を形成し得ると共に回路動
作の高速化を達成し得る半導体装置の製造方法、またE/
M型Ｓ・RAMを含む半導体装置においてドレインに接続さ
れた抵抗形成のための微細な高抵抗領域を配線部と同一
の層に制御性良く形成し得ると共に回路動作の高速化を
達成し得る半導体装置の製造方法を提供することを目的
とする。

［発明の構成］ （課題を解決するための手段） 本発明の半導体装置の製造方法は、半導体基板上の絶
縁物質層の表面上に第１の抵抗値を有する材料から成る
第１の抵抗膜を形成する工程と、前記第１の抵抗膜の表
面上にシリコン酸化膜を形成する工程と、前記シリコン
酸化膜のうちの所定領域をエッチバックして前記第１の
抵抗膜を露出させる工程と、前記第１の抵抗膜のうち露
出した部分の表面にのみ前記第１の抵抗値よりも低い第
２の抵抗値を有する材料から成る第２の抵抗膜を形成す
る工程と、パターニングにより前記第２の抵抗膜に配線
を形成し、前記シリコン酸化膜下の前記第１の抵抗膜に
抵抗素子を形成する工程とを備えたことを特徴としてい
る。

本発明の他の製造方法は、半導体基板上に絶縁物質を
堆積させて絶縁物質層を形成する工程と、前記絶縁物質
層のうちの所定領域以外の部分の膜厚を写真蝕刻法を用
いて薄くする工程と、前記絶縁物質層の全面に第１の抵
抗値を有する材料を堆積させて第１の抵抗膜を形成する
工程と、前記第１の抵抗膜の全面に前記第１の抵抗値よ
りも低い第２の抵抗値を有する材料を堆積させて第２の
抵抗膜を形成する工程と、前記第２の抵抗膜のうちの所
定領域をエッチバックして前記第１の抵抗膜の表面を露
出させる工程と、パターニングにより前記第１の抵抗膜
のうちの露出した部分に抵抗素子を形成し、前記第２の
抵抗膜に配線を形成する工程とを備えたことを特徴とし
ている。

ここで前記第１の抵抗値を有する材料は、ポリシリコ
ン、酸化モリブデン、酸化タングステン、酸化シリコン
よりなる群より選ばれた少なくとも１種の材料であって
もよい。

また、前記第２の抵抗値を有する材料は、モリブデン
シリコン、タングステンシリコン、チタンシリコン、タ
ンタルシリコン、金属材料よりなる群より選ばれた少な
くとも１種の材料であってもよい。

第２の抵抗膜を形成する工程では、第１の抵抗膜のう
ち露出した部分の表面にのみ、第２の抵抗膜をCVD法を
用いて選択成長させてもよい。

（作用） 第２の抵抗値よりれ大きい、比較的大きな抵抗値であ
る第１の抵抗値を有する材料から成る第１の抵抗膜に抵
抗素子を形成することによって、抵抗素子として必要な
抵抗値を有した抵抗素子が得られ、さらに、この第１の
抵抗値よりも抵抗値が低い第２の材料から成る第２の抵
抗膜に配線を形成することによって、回路動作が高速化
される。

このことは、上述のいずれの製造方法によっても同様
である。

そしてこのようにして形成された半導体装置における
抵抗素子は、抵抗素子として必要な抵抗値を有してお
り、さらに回路動作も高速化される。

また、上述のいずれの製造方法においても第２の抵抗
膜を形成する際に、不純物イオンを第１の抵抗膜の所定
領域に注入した後熱拡散させて第２の抵抗膜と第１の抵
抗膜とを得るという工程を経た場合には、熱拡散により
不純物が第１の抵抗膜の所定領域以外の領域にまで拡散
するため制御性良く第２の抵抗膜を形成するということ
は困難であるが、上述のいずれの製造方法においてもこ
のような工程を経ずに写真蝕刻法を用いて行うため、微
細な第１及び第２の抵抗膜が容易に形成される。

（実施例） 以下に、本実施例について図面を参照して説明する。

まず、MOS型トランジスタを含む半導体装置におい
て、入力保護用の抵抗素子をゲート電極と同じ層に形成
する場合の第１から第３の実施例について説明する。第
１図に第１の実施例の工程別素子断面図を示す。

まず第１図（ａ）に示されるように、半導体基板１の
表面を熱酸化して表面に厚さ100〜250Åのゲート酸化膜
２を形成し、その表面に窒化膜などの耐酸化性膜を素子
形成領域のみに選択的に堆積させ、酸化雰囲気中で酸化
を行うことにより素子分離のためのフィールド酸化膜３
を素子分離領域のみに4000〜6000Åの厚さで選択的に形
成する。次に全体にポリシリコンを化学気相成長法（CV
D法）により約2000Åの厚さで堆積させ、ポリシリコン
膜４を形成する。

次に第１図（ｂ）に示されるように、このポリシリコ
ン膜４の表面上にモリブデンシリコン等のジ・シリサイ
ドをスパッタリングにより積層して膜厚1500から2000Å
のジ・シリサイド膜５を形成する。そしてポリシリコン
膜４とジ・シリサイド膜５とにパターニングを行って、
配線及び抵抗素子を形成する。

ジ・シリサイド膜５の表面にレジストを塗布し、写真
蝕刻法を用いて第１図（ｃ）に示されるように、入力保
護用の抵抗素子を形成する領域に相当する部分のジ・シ
リサイド膜５を除去してジ・シリサイド膜5aとし、所定
領域におけるポリシリコン膜４の表面を露出させる。こ
の後、レジスト膜６を除去する。

次に第２の実施例の工程別断面図を第２図に示す。第
２図（ａ）に示されるように、半導体基板１の表面にゲ
ート酸化膜２とフィールド酸化膜３とが形成され、さら
にその表面にポリシリコン膜４が4000Å、シリコン酸化
膜11が4000から10000Åそれぞれ順に堆積されて形成さ
れている。

次にシリコン酸化膜11の全面にレジストを塗布し時間
で管理しつつ徐々にエッチングを行うと第２図（ｂ）の
ように、フィールド酸化膜３の表面上のシリコン酸化膜
11がエッチバックされて除去され、この部分のポリシリ
コン膜４が露出される。

第２図（ｃ）のように、この露出したポリシリコン４
の表面上にのみ選択的に、CVD法によりタングステン等
の金属を成長させて導電体膜12を形成する。

次にシリコン酸化膜11に抵抗素子が、導電体膜12に配
線がそれぞれ形成される。

第３図に第３の実施例の工程別断面図を示す。第３図
（ａ）のように、半導体基板１上に形成されたゲート酸
化膜２及びフィールド酸化膜３の表面上にポリシリコン
膜４が2000Åの膜厚で形成され、さらにその上にシリコ
ン酸化膜21が1500から2000Åの膜厚で形成されている。

この後シリコン酸化膜21の全面にレジストを塗布し、
写真蝕刻法を用いて第３図（ｂ）のように所定領域のシ
リコン酸化膜21aとレジスト22のみ残して他の部分は除
去する。

レジスト22を除去し、第３図（ｃ）のように、露出し
たポリシリコン膜４の表面上に選択的に、タングステン
等の金属をCVD法により成長させて導電体膜23を形成す
る。

そしてパターニングによりシリコン酸化膜21aに抵抗
素子を、導電体膜23に配線、ゲート酸化膜をそれぞれ形
成する。

このように第１から第３までの実施例によれば、抵抗
値の低いジ・シリサイド膜あるいは金属から成る導電体
膜に配線を形成することによって回路動作の高速化が達
成され、さらにジ・シリサイド膜や導電体膜よりも抵抗
値の高いポリシリコン膜に保護回路用としての抵抗素子
を形成することにより、十分な保護機能を得ることがで
きる。さらに第３の実施例では、シリコン酸化膜21aと
導電体膜23のそれぞれの厚みが等しく平坦な表面が形成
されるため、その上に積層される配線層のステップカバ
レージに悪影響を与えることがない。

次にE/R型SRAMを含む半導体装置の場合における第４
から第８の実施例について説明する。ここではMOS型FET
のドレインに接続される抵抗素子と、配線の形成が同一
レベルにおいて行われる。

まず第４図を用いて第４の実施例による半導体装置及
びその製造方法を説明する。この第４図は、この場合の
製造方法における工程別断面図を示したものである。第
４図（ａ）に示されるように、半導体基板１の表面上に
酸化シリコンがCVD法により2000Å堆積されて層間絶縁
膜31が形成されている。この層間絶縁膜31の表面上に、
ポリシリコンがCVD法により約500Å堆積されてポリシリ
コン膜32が形成されている。

次に第４図（ｂ）のように、ポリシリコン膜32の表面
上に酸化シリコンがCVD法により約1000Å堆積されてシ
リコン酸化膜33が形成される。

シリコン酸化膜33の表面上にレジストが塗布され、第
４図（ｃ）のように、写真蝕刻法により所定領域のシリ
コン酸化膜33aのみ残して他のシリコン酸化膜33が除去
されてポリシリコン膜32が露出される。

第４図（ｄ）のように、露出したポリシリコン膜32の
表面にのみ選択的にタングステン等の金属材料をシリコ
ン酸化膜33aと同じ厚さになるようにCVD法により成長さ
せ、導電体膜34を形成する この後パターニングを行い、シリコン酸化膜33aに抵
抗素子を形成し、導電体膜34に配線を形成する。

このような製造方法によって、本実施例による半導体
装置が得られる。

第５図は、第５の実施例を示したものである。まず第
５図（ａ）のように、第４の実施例と同様に半導体基板
上の層間絶縁膜31の表面上に、ポリシリコンがCVD法に
より約500Å堆積されてポリシリコン膜32が形成されて
いる。

次に、第５図（ｂ）のようにポリシリコン膜32の表面
にモリブデン・シリコン等のジ・シリコンをCVD法によ
り500から1000Å堆積してジ・シリコン膜41を形成す
る。

ジ・シリコン膜41の表面にレジストを塗布し、写真蝕
刻法を用いて所定領域のみ除去し、第５図（ｂ）のよう
にジ・シリコン膜41a、レジスト42とする。これにより
所定領域におけるポリシリコン膜32の表面が露出する。

第５図（ｄ）のようにレジスト42を除去する。そして
パターニングを行って露出したポリシリコン膜32に抵抗
素子を形成し、ジ・シリコン膜41aに配線を形成する。

第６の実施例について説明する。上述した第４及び第
５の実施例の場合と異なり、半導体基板１の表面に酸化
シリコンが、第６図（ａ）のように4000Åの厚さに厚く
堆積されて層間絶縁膜51が形成されている。

この層間絶縁膜５の表面にレジストが塗布され、第６
図（ｂ）のように写真蝕刻法により所定領域以外の層間
絶縁膜５の厚みが所定領域の厚みよりも500から1000Å
薄くなるように除去されて、層間絶縁膜51aが形成され
る。そしてレジスト52が除去される。

第６図（ｃ）のように、この層間絶縁膜5aの表面にポ
リシリコンが堆積されてポリシリコン膜53が形成され
る。さらにその上にモリブデン・シリコン等のジ・シリ
サイドが堆積されてジ・シリサイド膜54が形成される。

この後、第６図（ｄ）のようにジ・シリサイド膜54の
うち、層間絶縁膜５の厚みが厚い所定領域に相当する部
分がエッチバック法により除去されて、ジ・シリサイド
膜54aが形成され、この部分のポリシリコン膜53が露出
される。そしてパターニングを行い、この露出した部分
のポリシリコン膜53に抵抗が形成され、さらにジ・シリ
サイド膜54aに配線が形成される。

第７図に、第７の実施例の工程別断面図を示す。まず
第７図（ａ）のように、半導体基板１上に層間絶縁膜61
が形成され、その上にモリブデン・シリコン等のジ・シ
リサイドをCVD法により約500Å堆積させ、ジ・シリサイ
ド膜62を形成する。

ジ・シリサイド膜62上にレジストを塗布し、写真蝕刻
法により所定領域のみ除去して第７図（ｂ）のようにジ
・シリサイド膜62aとする。その後レジスト63を除去す
る。

第７図（ｃ）のように全面にポリシリコンが堆積され
てポリシリコン膜65が形成される。

そして第７図（ｄ）のように、ポリシリコン膜65のう
ち、ジ・シリサイド膜62が除去された所定領域に相当す
る部分が残るように、写真蝕刻法を用いて除去してポリ
シリコン膜65aとする。

このポリシリコン膜65aに抵抗素子を形成し、ジ・シ
リサイド膜62aに配線を形成する。

第８図に第８の実施例の工程別断面図を示す。この実
施例では、上述した第７の実施例における第７図（ｃ）
に示されたポリシリコン膜65を形成する工程までは同一
である。（第７図（ａ））。

この後、ジ・シリサイド膜62が除去された所定領域に
相当する部分にのみポリシリコン膜65が残るように、さ
らにポリシリコン膜の厚みとジ・シリサイド膜62aの厚
みとが一致して平坦な表面が形成されるように、写真蝕
刻法を用いてポリシリコン膜65bを形成する。

そしてポリシリコン膜65bに抵抗素子を形成し、ジ・
シリサイド膜62aに配線を形成する。

従来は上述したように、抵抗値の高い領域に不純物を
所定領域にイオン注入し、熱拡散することによって抵抗
値の低い領域を抵抗値の高い領域と同一のレベルに形成
していたため、注入した不純物が所定領域以外にも拡散
して微細な抵抗値の高い領域を制御性良く形成すること
は困難であった。これに対し第４から第８の実施例によ
る製造方法では、イオン注入及び熱拡散という方法を用
いずに、上述したように写真蝕刻法を用いてそれぞれの
領域を形成するため、微細な抵抗値の高い領域を制御性
良く形成することが可能であり、そして第４の実施例に
よる半導体装置では、このような微細な抵抗値の高い領
域が制御性良く形成されている。

また第８の実施例では、ジ・シリサイド膜62aの厚み
とポリシリコン膜65bの厚みとが一致しており、平坦な
表面が形成されているため、この層よりもさらに上に形
成される配線層のステップカバレージに悪影響を及ぼさ
ないという効果がある。

次に抵抗素子形成のために形成された、高い抵抗値を
有すべき領域の抵抗値を、第１ら第８までの実施例によ
る場合と従来の製造方法による場合とで比較する。第９
図は、この領域の長さに対する抵抗値の変化を示したも
のである。従来の場合は、この抵抗素子形成領域の長さ
が３μｍ以下になると抵抗値が急激に低下するが、本実
施例の場合は抵抗素子形成領域の長さにかかわらずほぼ
一定である。これより本実施例は、微細な抵抗素子形成
のための抵抗値の高い領域を制御性良く形成することが
できることがわかる。

本実施例は、いずれも一例であって、本発明を限定す
るものではない。例えば第１の抵抗値を有する材料とし
てポリシリコンを用いているが、抵抗素子の形成に適し
た酸化モリブデン、酸化タングステン、酸化シリコン等
の他の材料を用いてもよい。また第２の抵抗値を有する
材料としてモリブデンシリコン、金属材料を用いている
が、配線を形成する上で回路動作の高速化を達成しうる
材料であれば、タングステンシリコン、チタンシリコ
ン、タンタルシリコン等の他のジ・シリサイドであって
もよい。

［発明の効果］ 以上説明したように本願発明の半導体装置の製造方法
は、絶縁物質層上に第１の抵抗膜を形成し、この表面上
にシリコン酸化膜を形成して所定領域をエッチバックし
て第１の抵抗膜を露出させ、この露出した部分の表面に
のみ抵抗値の低い材料から成る第２の抵抗膜を形成し、
第２の抵抗膜に配線を、シリコン酸化膜に抵抗素子を形
成するため、高い抵抗値を有する抵抗素子を制御性良く
形成することができる。あるいは、本発明の他の製造方
法として、絶縁物質層のうちの所定領域以外の部分の膜
厚を写真蝕刻法で薄くし、全面に第１の抵抗膜とこれよ
り抵抗値の低い第２の抵抗膜を順に形成し、所定領域を
エッチバックして露出した第１の抵抗膜に抵抗素子を、
第２の抵抗膜に配線を形成しても、同様の効果が得られ
る。

そしてこのような方法によって製造された半導体装置
は、微細な高い抵抗値を有する領域を有し、た高速化さ
れた回路動作を行い得るものである。

【図面の簡単な説明】

第１図は、本発明の第１の実施例による半導体装置の製
造方法を示す工程別素子断面図、第２図は、本発明の第
２の実施例による半導体装置の製造方法を示す工程別素
子断面図、第３図は、本発明の第３の実施例による半導
体装置の製造方法を示す工程別素子断面図、第４図は、
本発明の第４の実施例による半導体装置の製造方法を示
す工程別素子断面図、第５図は、本発明の第５の実施例
による半導体装置の製造方法を示す工程別素子断面図、
第６図は、本発明の第６の実施例による半導体装置の製
造方法を示す工程別素子断面図、第７図は、本発明の第
７の実施例による半導体装置の製造方法を示す工程別素
子断面図、第８図は、本発明の第８の実施例による半導
体装置の製造方法を示す工程別素子断面図、第９図は、
本発明の第１から第８の実施例による半導体装置の製造
方法と従来の製造方法とにおける抵抗値を比較した説明
図、第10図は、本発明の適用が可能な半導体装置の回路
図、第11図は、従来の半導体装置の製造方法を示す工程
別素子断面図、第12図は、本発明の適用が可能な半導体
装置の回路図、第13図は、従来の半導体装置の製造方法
を示す工程別素子断面図である。 １……半導体基板、２……ゲート酸化膜、３……フィー
ルド酸化膜、4,32,53,65,65a,65b……ポリシリコン、5,
5a,34,41,41a,54,54a,62,62a……ジ・シリコン、6,22,4
2,52,63……レジスト、11,11a,21,21a,33,33a……シリ
コン酸化膜、12,23……導電体膜、31,51,51a,61……層
間絶縁膜、R103,R123,R124……抵抗。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上の絶縁物質層の表面上に第１
   の抵抗値を有する材料から成る第１の抵抗膜を形成する
   工程と、前記第１の抵抗膜の表面上にシリコン酸化膜を
   形成する工程と、前記シリコン酸化膜のうちの所定領域
   をエッチバックして前記第１の抵抗膜を露出させる工程
   と、前記第１の抵抗膜のうち露出した部分の表面にのみ
   前記第１の抵抗値よりも低い第２の抵抗値を有する材料
   から成る第２の抵抗膜を形成する工程と、パターニング
   により前記第２の抵抗膜に配線を形成し、前記シリコン
   酸化膜下の前記第１の抵抗膜に抵抗素子を形成する工程
   とを備えたことを特徴とした半導体装置の製造方法。
2. 【請求項２】半導体基板上に絶縁物質を堆積させて絶縁
   物質層を形成する工程と、前記絶縁物質層のうちの所定
   領域以外の部分の膜厚を写真蝕刻法を用いて薄くする工
   程と、前記絶縁物質層の全面に第１の抵抗値を有する材
   料を堆積させて第１の抵抗膜を形成する工程と、前記第
   １の抵抗膜の全面に前記第１の抵抗値よりも低い第２の
   抵抗値を有する材料を堆積させて第２の抵抗膜を形成す
   る工程と、前記第２の抵抗膜のうちの所定領域をエッチ
   バックして前記第１の抵抗膜の表面を露出させる工程
   と、パターニングにより前記第１の抵抗膜のうちの露出
   した部分に抵抗素子を形成し、前記第２の抵抗膜に配線
   を形成する工程とを備えたことを特徴とした半導体装置
   の製造方法。
3. 【請求項３】前記第１の抵抗値を有する材料は、ポリシ
   リコン、酸化モリブデン、酸化タングステン、酸化シリ
   コンよりなる群より選ばれた少なくとも１種の材料であ
   ることを特徴とした請求項１又は２に記載の半導体装置
   の製造方法。
4. 【請求項４】前記第２の抵抗値を有する材料は、モリブ
   デンシリコン、タングステンシリコン、チタンシリコ
   ン、タンタルシリコン、金属材料よりなる群より選ばれ
   た少なくとも１種の材料であることを特徴とした請求項
   １又は２に記載の半導体装置の製造方法。
5. 【請求項５】前記第２の抵抗膜を形成する工程では、前
   記第１の抵抗膜のうち露出した部分の表面にのみ、前記
   第２の抵抗膜をCVD法を用いて選択成長させることを特
   徴とする請求項１記載の半導体装置の製造方法。