JPH04290419A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04290419A JPH04290419A JP3055130A JP5513091A JPH04290419A JP H04290419 A JPH04290419 A JP H04290419A JP 3055130 A JP3055130 A JP 3055130A JP 5513091 A JP5513091 A JP 5513091A JP H04290419 A JPH04290419 A JP H04290419A
- Authority
- JP
- Japan
- Prior art keywords
- film
- alignment mark
- alignment
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 22
- 238000000059 patterning Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- 229920005591 polysilicon Polymers 0.000 description 23
- 229910052681 coesite Inorganic materials 0.000 description 17
- 229910052906 cristobalite Inorganic materials 0.000 description 17
- 239000000377 silicon dioxide Substances 0.000 description 17
- 235000012239 silicon dioxide Nutrition 0.000 description 17
- 229910052682 stishovite Inorganic materials 0.000 description 17
- 229910052905 tridymite Inorganic materials 0.000 description 17
- 238000002679 ablation Methods 0.000 description 11
- 239000010410 layer Substances 0.000 description 8
- 238000000605 extraction Methods 0.000 description 6
- 239000003595 mist Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】（目次）
・産業上の利用分野
・従来の技術（図９〜図１１）
・発明が解決しようとする課題
・課題を解決するための手段
・作用
・実施例
（１）第１の実施例（図２〜図４）
（２）第２の実施例（図５〜図８）
・発明の効果
【０００２】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳しくは、直前に形成されたアライメント
マークに基づいて直接アライメントを行う半導体装置の
製造方法に関する。
に関し、より詳しくは、直前に形成されたアライメント
マークに基づいて直接アライメントを行う半導体装置の
製造方法に関する。
【０００３】
【従来の技術】従来、アライメントの精度向上のため、
通常半導体基板をチップ化するために切除する切除領域
に直前に形成されたアライメントマークを基準として位
置合わせを行っている。即ち、直前に形成されたアライ
メントマークに、当該パターンを形成するためのマスク
のアライメントパターンを重ね合わせている。
通常半導体基板をチップ化するために切除する切除領域
に直前に形成されたアライメントマークを基準として位
置合わせを行っている。即ち、直前に形成されたアライ
メントマークに、当該パターンを形成するためのマスク
のアライメントパターンを重ね合わせている。
【０００４】図９（ａ）〜（ｃ），図１０（ｄ）〜（ｆ
），図１１（ｇ）〜（ｉ）は、このような位置合わせ方
法を用いて絶縁ゲート電界効果トランジスタ（ＭＩＳＴ
）を形成する方法について説明する断面図である。
），図１１（ｇ）〜（ｉ）は、このような位置合わせ方
法を用いて絶縁ゲート電界効果トランジスタ（ＭＩＳＴ
）を形成する方法について説明する断面図である。
【０００５】図９（ａ）は、層間絶縁膜としてのＰＳＧ
膜を形成する前の状態を示す断面図で、図中符号１はＳ
ｉ基板、２ａは素子分離領域のＳｉＯ２膜、２ｂは切除
領域６のＳｉＯ２膜、３はゲート酸化膜、４はゲート酸
化膜３上のゲート電極、５ａ，５ｂはゲート電極３の両
側のＳ／Ｄ領域層である。
膜を形成する前の状態を示す断面図で、図中符号１はＳ
ｉ基板、２ａは素子分離領域のＳｉＯ２膜、２ｂは切除
領域６のＳｉＯ２膜、３はゲート酸化膜、４はゲート酸
化膜３上のゲート電極、５ａ，５ｂはゲート電極３の両
側のＳ／Ｄ領域層である。
【０００６】まず、図９（ｂ）に示すように、膜厚約３
０００ÅのＳｉＯ２膜７を形成した後、Ｓ／Ｄ領域層５
ａ，５ｂ上のＳｉＯ２膜７にコンタクトホール７ａ，７
ｂを形成する。このとき、切除領域６に同時に第１のア
ライメントマーク８を形成する。
０００ÅのＳｉＯ２膜７を形成した後、Ｓ／Ｄ領域層５
ａ，５ｂ上のＳｉＯ２膜７にコンタクトホール７ａ，７
ｂを形成する。このとき、切除領域６に同時に第１のア
ライメントマーク８を形成する。
【０００７】次いで、図９（ｃ）に示すように、全面に
膜厚約１０００Åのポリシリコン膜９を形成した後、レ
ジスト膜１０を形成する。続いて、ポリシリコン膜９を
パターニングするためのマスクのアライメントパターン
１２を直前に形成された第１のアライメントマーク８に
重ね合わせて位置合わせを行い、露光・現像した（図１
０（ｄ））後、形成されたレジストパターン１０ａをマ
スクとしてポリシリコン膜９をエッチング・除去し、Ｓ
／Ｄ引出し電極９ａ，９ｂを形成する。このとき、切除
領域６の別の領域に残存するＳｉＯ２膜２ｂ上に同時に
第２のアライメントマーク１３を形成する（図１０（ｅ
））。
膜厚約１０００Åのポリシリコン膜９を形成した後、レ
ジスト膜１０を形成する。続いて、ポリシリコン膜９を
パターニングするためのマスクのアライメントパターン
１２を直前に形成された第１のアライメントマーク８に
重ね合わせて位置合わせを行い、露光・現像した（図１
０（ｄ））後、形成されたレジストパターン１０ａをマ
スクとしてポリシリコン膜９をエッチング・除去し、Ｓ
／Ｄ引出し電極９ａ，９ｂを形成する。このとき、切除
領域６の別の領域に残存するＳｉＯ２膜２ｂ上に同時に
第２のアライメントマーク１３を形成する（図１０（ｅ
））。
【０００８】次に、レジストパターン１０ａ，１０ｂを
除去した後、全面に膜厚約５０００ÅのＰＳＧ膜１４を
形成する（図１０（ｆ））。続いて、レジスト膜１５を
形成した後、ポリシリコン膜９上にビアホールを形成す
るためＰＳＧ膜１４をパターニングする。即ち、マスク
１６のアライメントパターン１７を直前に形成された第
２のアライメントマーク１３に重ね合わせて位置合わせ
を行い（図１１（ｇ））、露光・現像する（図１１（ｈ
））。
除去した後、全面に膜厚約５０００ÅのＰＳＧ膜１４を
形成する（図１０（ｆ））。続いて、レジスト膜１５を
形成した後、ポリシリコン膜９上にビアホールを形成す
るためＰＳＧ膜１４をパターニングする。即ち、マスク
１６のアライメントパターン１７を直前に形成された第
２のアライメントマーク１３に重ね合わせて位置合わせ
を行い（図１１（ｇ））、露光・現像する（図１１（ｈ
））。
【０００９】次いで、形成されたレジストパターン１５
ａをマスクとしてＰＳＧ膜１４を選択的にエッチング・
除去すると、Ｓ／Ｄ引出し電極９ａ上にビアホール１４
ａが形成される（図１１（ｉ））。その後、配線を形成
するとＭＩＳＴが完成する。
ａをマスクとしてＰＳＧ膜１４を選択的にエッチング・
除去すると、Ｓ／Ｄ引出し電極９ａ上にビアホール１４
ａが形成される（図１１（ｉ））。その後、配線を形成
するとＭＩＳＴが完成する。
【００１０】
【発明が解決しようとする課題】ところで、図１１（ｇ
）に示す第２のアライメントマーク１３に基づくアライ
メントを行う場合、図９（ｃ）に示す第１のアライメン
トマーク８に基づくアライメントを行う場合と異なって
いる。即ち、ポリシリコン膜９からなる第２のアライメ
ントマーク１３は膜厚が薄いので、第１のアライメント
マーク８に基づくアライメントの場合（図９（ｃ））と
異なり、アライメント用の位置合わせ信号には、第２の
アライメントマーク１３の段差の位置で十分な凹凸が現
れない。このため、アライメントが困難になってくると
いう問題がある。
）に示す第２のアライメントマーク１３に基づくアライ
メントを行う場合、図９（ｃ）に示す第１のアライメン
トマーク８に基づくアライメントを行う場合と異なって
いる。即ち、ポリシリコン膜９からなる第２のアライメ
ントマーク１３は膜厚が薄いので、第１のアライメント
マーク８に基づくアライメントの場合（図９（ｃ））と
異なり、アライメント用の位置合わせ信号には、第２の
アライメントマーク１３の段差の位置で十分な凹凸が現
れない。このため、アライメントが困難になってくると
いう問題がある。
【００１１】この問題を解決するために、ＰＳＧ膜１４
をパターニングする場合にも、第１のアライメントマー
ク８に基づく間接アライメントを行うと、直前の第２の
アライメントマーク１３に合わせるわけではないので、
誤差が入り、微細パターンを形成する場合には十分な精
度を確保することができないという問題がある。
をパターニングする場合にも、第１のアライメントマー
ク８に基づく間接アライメントを行うと、直前の第２の
アライメントマーク１３に合わせるわけではないので、
誤差が入り、微細パターンを形成する場合には十分な精
度を確保することができないという問題がある。
【００１２】本発明は、かかる従来の問題点に鑑みてな
されたもので、直前に形成されたアライメントマークの
膜厚が薄い場合でもアライメント精度を確保することが
できる半導体装置の製造方法を提供することを目的とす
るものである。
されたもので、直前に形成されたアライメントマークの
膜厚が薄い場合でもアライメント精度を確保することが
できる半導体装置の製造方法を提供することを目的とす
るものである。
【００１３】
【課題を解決するための手段】上記課題は、第１に、半
導体基板の素子形成領域及びアライメントマーク形成領
域に第１の膜を形成する工程と、前記素子形成領域及び
アライメントマーク形成領域を被覆して第２の膜を形成
する工程と、前記素子形成領域の第２の膜をパターニン
グすることで、アライメントマーク形成領域の第１の膜
の上に第２の膜からなるアライメントマークを形成する
工程と、前記第２の膜からなるアライメントマークをマ
スクとして前記第１の膜を選択的にエッチング・除去し
、前記第１及び第２の膜からなるアライメントマークを
形成する工程と、前記素子形成領域及びアライメントマ
ーク形成領域を被覆して第３の膜を形成する工程と、前
記第１及び第２の膜からなるアライメントマークに基づ
いて前記第３の膜をパターニングする工程とを有する半
導体装置の製造方法によって達成され、第２に、前記第
１の膜がフィールド酸化膜であることを特徴とする第１
の発明に記載の半導体装置の製造方法によって達成され
る。
導体基板の素子形成領域及びアライメントマーク形成領
域に第１の膜を形成する工程と、前記素子形成領域及び
アライメントマーク形成領域を被覆して第２の膜を形成
する工程と、前記素子形成領域の第２の膜をパターニン
グすることで、アライメントマーク形成領域の第１の膜
の上に第２の膜からなるアライメントマークを形成する
工程と、前記第２の膜からなるアライメントマークをマ
スクとして前記第１の膜を選択的にエッチング・除去し
、前記第１及び第２の膜からなるアライメントマークを
形成する工程と、前記素子形成領域及びアライメントマ
ーク形成領域を被覆して第３の膜を形成する工程と、前
記第１及び第２の膜からなるアライメントマークに基づ
いて前記第３の膜をパターニングする工程とを有する半
導体装置の製造方法によって達成され、第２に、前記第
１の膜がフィールド酸化膜であることを特徴とする第１
の発明に記載の半導体装置の製造方法によって達成され
る。
【００１４】
【作用】本発明の半導体装置の製造方法においては、第
１に、第２の膜からなるアライメントマークをマスクと
して第１の膜を選択的にエッチング・除去し、第１の膜
からなるアライメントマークを形成している。即ち、通
常の第２の膜からなるアライメントマークの下に、第１
の膜が重なるように形成されている。
１に、第２の膜からなるアライメントマークをマスクと
して第１の膜を選択的にエッチング・除去し、第１の膜
からなるアライメントマークを形成している。即ち、通
常の第２の膜からなるアライメントマークの下に、第１
の膜が重なるように形成されている。
【００１５】従って、実質的なアライメントマークの膜
厚は、従来の場合と比較して厚くなるので、通常のアラ
イメントマークの膜厚が薄い場合でも、アライメント用
の位置合わせ信号には、段差の位置で十分な凹凸が現れ
る。これにより、実質的に高いアライメント精度を確保
することができる。
厚は、従来の場合と比較して厚くなるので、通常のアラ
イメントマークの膜厚が薄い場合でも、アライメント用
の位置合わせ信号には、段差の位置で十分な凹凸が現れ
る。これにより、実質的に高いアライメント精度を確保
することができる。
【００１６】なお、上記の場合には、第１の膜として素
子形成領域及びアライメントマーク形成領域に形成され
るフィールド酸化膜を用いてアライメント精度の改善が
行える。
子形成領域及びアライメントマーク形成領域に形成され
るフィールド酸化膜を用いてアライメント精度の改善が
行える。
【００１７】
【実施例】（１）第１の実施例
図２（ａ）〜（ｃ），図３（ｄ）〜（ｇ），図４（ｈ）
，（ｉ）は、本発明の第１の実施例の半導体装置の製造
方法について説明する断面図で、ゲート電極を形成する
ためのポリシリコン膜のパターニング、及びＳ／Ｄ領域
層上にコンタクトホールを形成するためのＰＳＧ膜のパ
ターニングを行う方法について説明する断面図である。
，（ｉ）は、本発明の第１の実施例の半導体装置の製造
方法について説明する断面図で、ゲート電極を形成する
ためのポリシリコン膜のパターニング、及びＳ／Ｄ領域
層上にコンタクトホールを形成するためのＰＳＧ膜のパ
ターニングを行う方法について説明する断面図である。
【００１８】まず、Ｓｉ基板（半導体基板）１８上に選
択酸化法によりトランジスタを形成する素子形成領域２
２と、チップ化する際に切断される切除領域（アライメ
ントマーク形成領域）２３とに膜厚約５０００ÅのＳｉ
Ｏ２膜（第１の膜）１９ａ，１９ｂを形成した後、ゲー
ト絶縁膜となるＳｉＯ２膜２０を形成する。次いで、全
面にポリシリコン膜（第２の膜）２１を形成する（図２
（ａ））。
択酸化法によりトランジスタを形成する素子形成領域２
２と、チップ化する際に切断される切除領域（アライメ
ントマーク形成領域）２３とに膜厚約５０００ÅのＳｉ
Ｏ２膜（第１の膜）１９ａ，１９ｂを形成した後、ゲー
ト絶縁膜となるＳｉＯ２膜２０を形成する。次いで、全
面にポリシリコン膜（第２の膜）２１を形成する（図２
（ａ））。
【００１９】続いて、ポリシリコン膜２１を被覆してレ
ジスト膜２５を形成する。次いで、ポリシリコン膜２１
をパターニングするためのマスク２６により位置合わせ
を行い（図２（ｂ））、マスクパターン２７に基づいて
レジスト膜２５を露光・現像した（図２（ｃ））後、形
成されたレジストパターン２５ａ，２５ｂをマスクとし
てポリシリコン膜２１をエッチング・除去して素子形成
領域２２のゲート絶縁膜２０上にゲート電極２１ａを形
成する。このとき同時に、切除領域２３に残存するＳｉ
Ｏ２膜１９ｂ上にポリシリコン膜からなる第１のアライ
メントマーク２１ｂを形成する（図３（ｄ））。
ジスト膜２５を形成する。次いで、ポリシリコン膜２１
をパターニングするためのマスク２６により位置合わせ
を行い（図２（ｂ））、マスクパターン２７に基づいて
レジスト膜２５を露光・現像した（図２（ｃ））後、形
成されたレジストパターン２５ａ，２５ｂをマスクとし
てポリシリコン膜２１をエッチング・除去して素子形成
領域２２のゲート絶縁膜２０上にゲート電極２１ａを形
成する。このとき同時に、切除領域２３に残存するＳｉ
Ｏ２膜１９ｂ上にポリシリコン膜からなる第１のアライ
メントマーク２１ｂを形成する（図３（ｄ））。
【００２０】次に、レジストパターン２５ａ，２５ｂを
除去した後、全面に別のレジスト膜２８を形成する。続
いて、切除領域２３の第１のアライメントマーク２１ｂ
の周辺部のみレジスト膜２８を選択的に除去した（図３
（ｅ））後、第１のアライメントマーク２１ｂをマスク
として、下のＳｉＯ２膜１９ｂを選択的にエッチング・
除去する。これにより、通常の第１のアライメントマー
ク２１ｂの下に、ＳｉＯ２膜からなる補助のアライメン
トマーク１９ｃが重なるように形成されるので、第１の
アライメントマーク２１ｂの膜厚は通常の場合に比較し
て実質的に厚くなる。次いで、残存するレジスト膜２８
を除去した後、Ｓ／Ｄ領域層２９ａ，２９ｂを形成する
ための不純物を選択的にイオン注入する。（図３（ｆ）
）。
除去した後、全面に別のレジスト膜２８を形成する。続
いて、切除領域２３の第１のアライメントマーク２１ｂ
の周辺部のみレジスト膜２８を選択的に除去した（図３
（ｅ））後、第１のアライメントマーク２１ｂをマスク
として、下のＳｉＯ２膜１９ｂを選択的にエッチング・
除去する。これにより、通常の第１のアライメントマー
ク２１ｂの下に、ＳｉＯ２膜からなる補助のアライメン
トマーク１９ｃが重なるように形成されるので、第１の
アライメントマーク２１ｂの膜厚は通常の場合に比較し
て実質的に厚くなる。次いで、残存するレジスト膜２８
を除去した後、Ｓ／Ｄ領域層２９ａ，２９ｂを形成する
ための不純物を選択的にイオン注入する。（図３（ｆ）
）。
【００２１】続いて、全面に膜厚約５０００ÅのＰＳＧ
膜３０を形成する。続いて、ＰＳＧ膜３０を被覆してレ
ジスト膜３１を形成した後、Ｓ／Ｄ領域層２９ａ，２９
ｂ上のＰＳＧ膜３０にコンタクトホールを形成するため
ＰＳＧ膜３０をパターニングする。即ち、マスク３２の
アライメントパターン３３を直前に形成された第１のア
ライメントマーク２１ｂ及び補助のアライメントマーク
１９ｃに重ね合わせて位置合わせを行う（図３（ｇ））
。このとき、第１のアライメントマーク２１ｂ及び補助
のアライメントマーク１９ｃの膜厚は通常の場合に比較
して実質的に厚いので、通常の第１のアライメントマー
ク２１ｂの膜厚が薄い場合でも、アライメント用の位置
合わせ信号には、第１のアライメントマーク２１ｂ及び
補助のアライメントマーク１９ｃの段差の位置で十分な
凹凸が現れる。これにより、実質的に高いアライメント
精度を確保することができる。
膜３０を形成する。続いて、ＰＳＧ膜３０を被覆してレ
ジスト膜３１を形成した後、Ｓ／Ｄ領域層２９ａ，２９
ｂ上のＰＳＧ膜３０にコンタクトホールを形成するため
ＰＳＧ膜３０をパターニングする。即ち、マスク３２の
アライメントパターン３３を直前に形成された第１のア
ライメントマーク２１ｂ及び補助のアライメントマーク
１９ｃに重ね合わせて位置合わせを行う（図３（ｇ））
。このとき、第１のアライメントマーク２１ｂ及び補助
のアライメントマーク１９ｃの膜厚は通常の場合に比較
して実質的に厚いので、通常の第１のアライメントマー
ク２１ｂの膜厚が薄い場合でも、アライメント用の位置
合わせ信号には、第１のアライメントマーク２１ｂ及び
補助のアライメントマーク１９ｃの段差の位置で十分な
凹凸が現れる。これにより、実質的に高いアライメント
精度を確保することができる。
【００２２】次に、レジスト膜３１を露光・現像し、コ
ンタクトホールを形成するためのレジストパターン３１
ａを形成する（図４（ｈ））。
ンタクトホールを形成するためのレジストパターン３１
ａを形成する（図４（ｈ））。
【００２３】その後、形成されたレジストパターン３１
ａをマスクとしてＰＳＧ膜３０を選択的にエッチング・
除去すると、Ｓ／Ｄ領域層２９ａ，２９ｂ上のＰＳＧ膜
３０にコンタクトホール３０ａ，３０ｂが形成される（
図４（ｉ））。
ａをマスクとしてＰＳＧ膜３０を選択的にエッチング・
除去すると、Ｓ／Ｄ領域層２９ａ，２９ｂ上のＰＳＧ膜
３０にコンタクトホール３０ａ，３０ｂが形成される（
図４（ｉ））。
【００２４】以上のように、本発明の第１の実施例の半
導体装置の製造方法によれば、図３（ｆ）に示すように
、素子形成領域２２にＳｉＯ２膜１９ａを形成すると同
時に切除領域２３に形成するＳｉＯ２膜１９ｂを利用し
て、ポリシリコン膜からなる通常の第１のアライメント
マーク２１ｂの下に、ＳｉＯ２膜からなる補助のアライ
メントマーク１９ｃを重なるように形成することにより
、高いアライメント精度を確保することができる。
導体装置の製造方法によれば、図３（ｆ）に示すように
、素子形成領域２２にＳｉＯ２膜１９ａを形成すると同
時に切除領域２３に形成するＳｉＯ２膜１９ｂを利用し
て、ポリシリコン膜からなる通常の第１のアライメント
マーク２１ｂの下に、ＳｉＯ２膜からなる補助のアライ
メントマーク１９ｃを重なるように形成することにより
、高いアライメント精度を確保することができる。
【００２５】（２）第２及び第３の実施例図５（ａ）〜
（ｃ），図６（ｄ）〜（ｆ），図７（ｇ）〜（ｉ），図
８（ｊ）〜（ｌ）は、本発明の第２の実施例のＭＩＳＴ
の作成方法について説明する断面図である。
（ｃ），図６（ｄ）〜（ｆ），図７（ｇ）〜（ｉ），図
８（ｊ）〜（ｌ）は、本発明の第２の実施例のＭＩＳＴ
の作成方法について説明する断面図である。
【００２６】図５（ａ）は、層間絶縁膜としてのＰＳＧ
膜を形成する前の状態を示す断面図で、図中符号３４は
トランジスタを形成する素子形成領域３９と、チップ化
する際に切断される切除領域（アライメントマーク形成
領域）４０とに区分されているＳｉ基板（半導体基板）
、３５ａは隣接する素子を分離するために選択酸化法に
より素子形成領域３９に形成されたＳｉＯ２膜、３５ｂ
は選択酸化法により切除領域４０に形成されたＳｉＯ２
膜、３６は素子形成領域３９のゲート絶縁膜、３７はゲ
ート絶縁膜３６上のゲート電極、３８ａ，３８ｂはゲー
ト電極３７の両側のＳ／Ｄ領域層である。
膜を形成する前の状態を示す断面図で、図中符号３４は
トランジスタを形成する素子形成領域３９と、チップ化
する際に切断される切除領域（アライメントマーク形成
領域）４０とに区分されているＳｉ基板（半導体基板）
、３５ａは隣接する素子を分離するために選択酸化法に
より素子形成領域３９に形成されたＳｉＯ２膜、３５ｂ
は選択酸化法により切除領域４０に形成されたＳｉＯ２
膜、３６は素子形成領域３９のゲート絶縁膜、３７はゲ
ート絶縁膜３６上のゲート電極、３８ａ，３８ｂはゲー
ト電極３７の両側のＳ／Ｄ領域層である。
【００２７】このような状態で、まず、図５（ｂ）に示
すように、膜厚約３０００ÅのＰＳＧ膜（第１の膜）４
１を形成した後、ＰＳＧ膜４１をパターニングしてコン
タクトホール４１ａ，４１ｂを形成する。このとき、切
除領域４０に同時に第１のアライメントマーク４２を形
成するとともに、切除領域４０の別の領域にＰＳＧ膜４
１を残存する（図５（ｃ））。
すように、膜厚約３０００ÅのＰＳＧ膜（第１の膜）４
１を形成した後、ＰＳＧ膜４１をパターニングしてコン
タクトホール４１ａ，４１ｂを形成する。このとき、切
除領域４０に同時に第１のアライメントマーク４２を形
成するとともに、切除領域４０の別の領域にＰＳＧ膜４
１を残存する（図５（ｃ））。
【００２８】次いで、全面に膜厚約１０００Åのポリシ
リコン膜（第２の膜）４３を形成した後、ポリシリコン
膜４３を被覆してレジスト膜４４を形成する。続いて、
ポリシリコン膜４３をパターニングするためのマスクの
アライメントパターン４６を直前に形成された第１のア
ライメントマーク４２に重ね合わせて位置合わせを行う
（図６（ｄ））。このとき同時に、図６（ｅ）に示すよ
うに、第２のアライメントマークを形成するため、切除
領域４０の別の領域に存在するポリシリコン膜４３上の
レジスト膜４４にマスクパターンを転写する。次いで、
レジスト膜４４を露光・現像した（図６（ｆ））後、形
成されたレジストパターン４４ａ，４４ｂをマスクとし
てポリシリコン膜４３をエッチング・除去し、Ｓ／Ｄ引
出し電極４３ａ，４３ｂを形成する。このとき同時に、
切除領域４０の別の領域に残存するＰＳＧ膜４１上にポ
リシリコン膜４３からなる第２のアライメントマーク４
３ｃを形成する（図７（ｇ））。
リコン膜（第２の膜）４３を形成した後、ポリシリコン
膜４３を被覆してレジスト膜４４を形成する。続いて、
ポリシリコン膜４３をパターニングするためのマスクの
アライメントパターン４６を直前に形成された第１のア
ライメントマーク４２に重ね合わせて位置合わせを行う
（図６（ｄ））。このとき同時に、図６（ｅ）に示すよ
うに、第２のアライメントマークを形成するため、切除
領域４０の別の領域に存在するポリシリコン膜４３上の
レジスト膜４４にマスクパターンを転写する。次いで、
レジスト膜４４を露光・現像した（図６（ｆ））後、形
成されたレジストパターン４４ａ，４４ｂをマスクとし
てポリシリコン膜４３をエッチング・除去し、Ｓ／Ｄ引
出し電極４３ａ，４３ｂを形成する。このとき同時に、
切除領域４０の別の領域に残存するＰＳＧ膜４１上にポ
リシリコン膜４３からなる第２のアライメントマーク４
３ｃを形成する（図７（ｇ））。
【００２９】次に、レジストパターン４４ａ，４４ｂを
除去した後、全面に別のレジスト膜４７を形成する。続
いて、切除領域４０の第２のアライメントマーク４３ｃ
の周辺部のみレジスト膜４７を選択的に除去した（図７
（ｈ））後、第２のアライメントマーク４３ｃをマスク
として、下のＰＳＧ膜４１を選択的にエッチング・除去
する。これにより、通常の第２のアライメントマーク４
３ｃの下に、ＰＳＧ膜４１からなる補助のアライメント
マーク４８が重なるように形成されるので、第２のアラ
イメントマーク４３ｃ及び補助のアライメントマーク４
８の膜厚は通常の場合に比較して実質的に厚くなる（図
７（ｉ））。
除去した後、全面に別のレジスト膜４７を形成する。続
いて、切除領域４０の第２のアライメントマーク４３ｃ
の周辺部のみレジスト膜４７を選択的に除去した（図７
（ｈ））後、第２のアライメントマーク４３ｃをマスク
として、下のＰＳＧ膜４１を選択的にエッチング・除去
する。これにより、通常の第２のアライメントマーク４
３ｃの下に、ＰＳＧ膜４１からなる補助のアライメント
マーク４８が重なるように形成されるので、第２のアラ
イメントマーク４３ｃ及び補助のアライメントマーク４
８の膜厚は通常の場合に比較して実質的に厚くなる（図
７（ｉ））。
【００３０】次いで、残存するレジスト膜４７を除去し
た後、全面に膜厚約５０００ÅのＰＳＧ膜（第３の膜）
４９を形成する。続いて、ＰＳＧ膜４９を被覆してレジ
スト膜５０を形成した後、Ｓ／Ｄ引出し電極４３ａ上に
ビアホールを形成するためＰＳＧ膜４９をパターニング
する。 即ち、マスク５１のアライメントパターン５２を直前に
形成された第２のアライメントマーク４３ｃ及び補助の
アライメントマーク４８に重ね合わせて位置合わせを行
う。このとき、第２のアライメントマーク４３ｃ及び補
助のアライメントマーク４８の膜厚は通常の場合に比較
して厚いので、通常の第２のアライメントマーク４３ｃ
の膜厚が薄い場合でも、アライメント用の位置合わせ信
号には、第２のアライメントマーク４３ｃ及び補助のア
ライメントマーク４８の段差の位置で十分な凹凸が現れ
る。これにより、実質的に高いアライメント精度を確保
することができる（図８（ｊ））。次に、レジスト膜５
０を露光・現像し、ビアホールを形成するためのレジス
トパターン５０ａを形成する。（図８（ｋ））。
た後、全面に膜厚約５０００ÅのＰＳＧ膜（第３の膜）
４９を形成する。続いて、ＰＳＧ膜４９を被覆してレジ
スト膜５０を形成した後、Ｓ／Ｄ引出し電極４３ａ上に
ビアホールを形成するためＰＳＧ膜４９をパターニング
する。 即ち、マスク５１のアライメントパターン５２を直前に
形成された第２のアライメントマーク４３ｃ及び補助の
アライメントマーク４８に重ね合わせて位置合わせを行
う。このとき、第２のアライメントマーク４３ｃ及び補
助のアライメントマーク４８の膜厚は通常の場合に比較
して厚いので、通常の第２のアライメントマーク４３ｃ
の膜厚が薄い場合でも、アライメント用の位置合わせ信
号には、第２のアライメントマーク４３ｃ及び補助のア
ライメントマーク４８の段差の位置で十分な凹凸が現れ
る。これにより、実質的に高いアライメント精度を確保
することができる（図８（ｊ））。次に、レジスト膜５
０を露光・現像し、ビアホールを形成するためのレジス
トパターン５０ａを形成する。（図８（ｋ））。
【００３１】次に、形成されたレジストパターン５０ａ
をマスクとしてＰＳＧ膜４９を選択的にエッチング・除
去すると、Ｓ／Ｄ引出し電極４３ａ上にビアホール４９
ａが形成される（図８（ｌ））。その後、配線を形成す
るとＭＩＳＴが完成する。
をマスクとしてＰＳＧ膜４９を選択的にエッチング・除
去すると、Ｓ／Ｄ引出し電極４３ａ上にビアホール４９
ａが形成される（図８（ｌ））。その後、配線を形成す
るとＭＩＳＴが完成する。
【００３２】以上のように、本発明の第２の実施例の半
導体装置の製造方法によれば、素子形成領域３９に形成
されるＰＳＧ膜４９を利用して、通常のポリシリコン膜
４３からなる第２のアライメントマーク４３ｃの下に、
ＰＳＧ膜４９からなる補助のアライメントマーク４８を
重なるように形成することにより、高いアライメント精
度を確保することができる。
導体装置の製造方法によれば、素子形成領域３９に形成
されるＰＳＧ膜４９を利用して、通常のポリシリコン膜
４３からなる第２のアライメントマーク４３ｃの下に、
ＰＳＧ膜４９からなる補助のアライメントマーク４８を
重なるように形成することにより、高いアライメント精
度を確保することができる。
【００３３】なお、上記の第１及び第２の実施例の場合
は、素子形成領域２２及び３９にＳｉＯ２膜１９ｂ及び
ＰＳＧ膜４９を形成すると同時に切除領域２３及び４０
にも同じＳｉＯ２膜１９ｂ及びＰＳＧ膜４９を形成し、
この膜を利用してアライメント精度を確保しているが、
本発明の第３の実施例として、補助のアライメントマー
クを形成するためにのみ、切除領域に特別に導電膜或い
は絶縁膜を形成してもよい。これによっても、アライメ
ント精度を確保することができる。
は、素子形成領域２２及び３９にＳｉＯ２膜１９ｂ及び
ＰＳＧ膜４９を形成すると同時に切除領域２３及び４０
にも同じＳｉＯ２膜１９ｂ及びＰＳＧ膜４９を形成し、
この膜を利用してアライメント精度を確保しているが、
本発明の第３の実施例として、補助のアライメントマー
クを形成するためにのみ、切除領域に特別に導電膜或い
は絶縁膜を形成してもよい。これによっても、アライメ
ント精度を確保することができる。
【００３４】
【発明の効果】以上のように、本発明の半導体装置の製
造方法においては、第２の膜からなるアライメントマー
クをマスクとして第１の膜を選択的にエッチング・除去
し、第１の膜からなるアライメントマークを形成してい
る。即ち、通常の第２の膜からなるアライメントマーク
の下に、第１の膜、例えばフィールド酸化膜からなるア
ライメントマークが重なるように形成される。
造方法においては、第２の膜からなるアライメントマー
クをマスクとして第１の膜を選択的にエッチング・除去
し、第１の膜からなるアライメントマークを形成してい
る。即ち、通常の第２の膜からなるアライメントマーク
の下に、第１の膜、例えばフィールド酸化膜からなるア
ライメントマークが重なるように形成される。
【００３５】従って、実質的なアライメントマークの膜
厚は、従来の場合と比較して厚くなるので、十分な段差
を確保することができ、実質的に高いアライメント精度
を確保することができる。
厚は、従来の場合と比較して厚くなるので、十分な段差
を確保することができ、実質的に高いアライメント精度
を確保することができる。
【図１】本発明の半導体装置の製造方法について説明す
る原理断面図である。
る原理断面図である。
【図２】本発明の第１の実施例の半導体装置の製造方法
について説明する断面図（その１）である。
について説明する断面図（その１）である。
【図３】本発明の第１の実施例の半導体装置の製造方法
について説明する断面図（その２）である。
について説明する断面図（その２）である。
【図４】本発明の第１の実施例の半導体装置の製造方法
について説明する断面図（その３）である。
について説明する断面図（その３）である。
【図５】本発明の第２の実施例の半導体装置の製造方法
について説明する断面図（その１）である。
について説明する断面図（その１）である。
【図６】本発明の第２の実施例の半導体装置の製造方法
について説明する断面図（その２）である。
について説明する断面図（その２）である。
【図７】本発明の第２の実施例の半導体装置の製造方法
について説明する断面図（その３）である。
について説明する断面図（その３）である。
【図８】本発明の第２の実施例の半導体装置の製造方法
について説明する断面図（その４）である。
について説明する断面図（その４）である。
【図９】従来例の半導体装置の製造方法について説明す
る断面図（その１）である。
る断面図（その１）である。
【図１０】従来例の半導体装置の製造方法について説明
する断面図（その２）である。
する断面図（その２）である。
【図１１】従来例の半導体装置の製造方法について説明
する断面図（その３）である。
する断面図（その３）である。
１ Ｓｉ基板、
２ａ，２ｂ，７，３５ａ，３５ｂ ＳｉＯ２膜、３，
３６ ゲート絶縁膜、 ４，２１ａ，３７ ゲート電極、 ５ａ，５ｂ，２９ａ，２９ｂ，３８ａ，３８ｂ Ｓ／
Ｄ領域層、６ 切除領域、 ７ａ，７ｂ，３０ａ，３０ｂ コンタクトホール、８
，２１ｂ，４２ 第１のアライメントマーク、９
ポリシリコン膜、 ９ａ，９ｂ，４３ａ，４３ｂ Ｓ／Ｄ引出し電極、１
０，１５，２５，２８，３１，４４，４７，５０ レ
ジスト膜、 １０ａ，１０ｂ，１５ａ，２５ａ，２５ｂ，３１ａ，４
４ａ，４４ｂ，５０ａ レジストパターン、 １１，１６，２６，３２，４５，５１ マスク、１２
，１７，３３，４６，５２ アライメントパターン、 １３，４３ｃ 第２のアライメントマーク、１４
ＰＳＧ膜、 １４ａ，４９ａ ビアホール、 １８，３４ Ｓｉ基板（半導体基板）、１９ａ，１９
ｂ ＳｉＯ２膜（第１の膜）、１９ｃ，４８ 補助
のアライメントマーク、２０ ＳｉＯ２膜（ゲート絶
縁膜）、２１ ポリシリコン膜（第２の膜）、２２，
２４，３９ 素子形成領域、 ２３，４０ 切除領域（アライメントマーク形成領域
）、 ２７ マスクパターン、 ３０，４９ ＰＳＧ膜（第３の膜）、４１ ＰＳＧ
膜（第１の膜）、 ４３ ポリシリコン膜（第２の膜）。
３６ ゲート絶縁膜、 ４，２１ａ，３７ ゲート電極、 ５ａ，５ｂ，２９ａ，２９ｂ，３８ａ，３８ｂ Ｓ／
Ｄ領域層、６ 切除領域、 ７ａ，７ｂ，３０ａ，３０ｂ コンタクトホール、８
，２１ｂ，４２ 第１のアライメントマーク、９
ポリシリコン膜、 ９ａ，９ｂ，４３ａ，４３ｂ Ｓ／Ｄ引出し電極、１
０，１５，２５，２８，３１，４４，４７，５０ レ
ジスト膜、 １０ａ，１０ｂ，１５ａ，２５ａ，２５ｂ，３１ａ，４
４ａ，４４ｂ，５０ａ レジストパターン、 １１，１６，２６，３２，４５，５１ マスク、１２
，１７，３３，４６，５２ アライメントパターン、 １３，４３ｃ 第２のアライメントマーク、１４
ＰＳＧ膜、 １４ａ，４９ａ ビアホール、 １８，３４ Ｓｉ基板（半導体基板）、１９ａ，１９
ｂ ＳｉＯ２膜（第１の膜）、１９ｃ，４８ 補助
のアライメントマーク、２０ ＳｉＯ２膜（ゲート絶
縁膜）、２１ ポリシリコン膜（第２の膜）、２２，
２４，３９ 素子形成領域、 ２３，４０ 切除領域（アライメントマーク形成領域
）、 ２７ マスクパターン、 ３０，４９ ＰＳＧ膜（第３の膜）、４１ ＰＳＧ
膜（第１の膜）、 ４３ ポリシリコン膜（第２の膜）。
Claims (2)
- 【請求項１】 半導体基板の素子形成領域及びアライ
メントマーク形成領域に第１の膜を形成する工程と、前
記素子形成領域及びアライメントマーク形成領域を被覆
して第２の膜を形成する工程と、前記素子形成領域の第
２の膜をパターニングすることで、アライメントマーク
形成領域の第１の膜の上に第２の膜からなるアライメン
トマークを形成する工程と、前記第２の膜からなるアラ
イメントマークをマスクとして前記第１の膜を選択的に
エッチング・除去し、前記第１及び第２の膜からなるア
ライメントマークを形成する工程と、前記素子形成領域
及びアライメントマーク形成領域を被覆して第３の膜を
形成する工程と、前記第１及び第２の膜からなるアライ
メントマークに基づいて前記第３の膜をパターニングす
る工程とを有する半導体装置の製造方法。 - 【請求項２】 前記第１の膜がフィールド酸化膜であ
ることを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055130A JPH04290419A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055130A JPH04290419A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290419A true JPH04290419A (ja) | 1992-10-15 |
Family
ID=12990196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3055130A Withdrawn JPH04290419A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290419A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6369456B1 (en) | 1997-10-09 | 2002-04-09 | Nec Corporation | Semiconductor device and producing method thereof |
| JP2010225647A (ja) * | 2009-03-19 | 2010-10-07 | Nec Corp | デバイスの製造方法 |
-
1991
- 1991-03-19 JP JP3055130A patent/JPH04290419A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6369456B1 (en) | 1997-10-09 | 2002-04-09 | Nec Corporation | Semiconductor device and producing method thereof |
| JP2010225647A (ja) * | 2009-03-19 | 2010-10-07 | Nec Corp | デバイスの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100472714C (zh) | 用于制造硬掩模的方法 | |
| JP3174786B2 (ja) | 半導体装置の製造方法 | |
| JP3507771B2 (ja) | パターン形成方法及び薄膜トランジスタの製造方法 | |
| KR100223103B1 (ko) | 위치맞춤마크의 형성방법 | |
| JPH02306666A (ja) | 半導体装置およびその製造方法 | |
| US4902646A (en) | MESFET process employing dummy electrodes and resist reflow | |
| JP2935083B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH02260441A (ja) | 半導体素子 | |
| JPH04290419A (ja) | 半導体装置の製造方法 | |
| JP4746832B2 (ja) | パターン形成方法 | |
| KR20010014923A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR19990071113A (ko) | 반도체 소자의 제조방법 | |
| KR100390948B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| JPS61107742A (ja) | 半導体装置 | |
| JPH0572746B2 (ja) | ||
| KR100527558B1 (ko) | 반도체소자의 중첩마크 형성방법 | |
| JP3688860B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6278851A (ja) | 微細コンタクトホ−ルの形成方法 | |
| JP3028279B2 (ja) | 半導体素子のビアコンタクト形成方法 | |
| JPH01144671A (ja) | 半導体メモリ装置の製造方法 | |
| JPS6236868A (ja) | 半導体装置の製造方法 | |
| JPH09129836A (ja) | 半導体装置及びその製造方法 | |
| JP2000243918A (ja) | 半導体装置の製造方法 | |
| JPH0245909A (ja) | 半導体装置の製造方法 | |
| JPS6132427A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |