JPS6236868A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6236868A JPS6236868A JP17644285A JP17644285A JPS6236868A JP S6236868 A JPS6236868 A JP S6236868A JP 17644285 A JP17644285 A JP 17644285A JP 17644285 A JP17644285 A JP 17644285A JP S6236868 A JPS6236868 A JP S6236868A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000002184 metal Substances 0.000 claims abstract description 34
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000001681 protective effect Effects 0.000 claims description 7
- 239000010408 film Substances 0.000 abstract description 33
- 239000010409 thin film Substances 0.000 abstract description 14
- 239000011159 matrix material Substances 0.000 abstract description 3
- 150000002739 metals Chemical class 0.000 abstract description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 abstract description 2
- 230000007547 defect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
背面露光を用いた自己整合型薄膜トランジスタ（ＴＰＴ
）のソース・ドレイン電極分離エソチング工程におい
て、金属を同一フォトレジストパターンをマスクに再エ
ツチングして短絡欠陥を減少する。
）のソース・ドレイン電極分離エソチング工程におい
て、金属を同一フォトレジストパターンをマスクに再エ
ツチングして短絡欠陥を減少する。
本発明は半導体装置の製造方法に関するもので、さらに
詳しく言えば、アクティブマトリックス形表示素子のス
イソチングマトワックス基板の製造において、走査ハス
ラインと信号ハスラインの間の短絡欠陥を低減すること
のできる製造方法に関するものである。
詳しく言えば、アクティブマトリックス形表示素子のス
イソチングマトワックス基板の製造において、走査ハス
ラインと信号ハスラインの間の短絡欠陥を低減すること
のできる製造方法に関するものである。
従来、基板裏面からのポジ型フォトレジスト （以下レ
ジストという）露光をなし、ゲートとソース・ドレイン
の自己整合を行う工程を含むＴＰＴの製造法において、
ソースとドレイン電極の分離エツチング時に、ソース・
ドレイン電極材となる金属のエツチング用のレジストを
マスクとして金属のエツチングに引続き、アモルファス
シリコン（ａ−５ｉ）半導体活性層、窒化シリコン（Ｓ
ｉＮ ）または二酸化シリコン（５ｉＯ２）等のゲー日
色縁膜のエツチングを行っていた。なお、前記した従来
の技術は本発明実施例の説明において詳述する。
ジストという）露光をなし、ゲートとソース・ドレイン
の自己整合を行う工程を含むＴＰＴの製造法において、
ソースとドレイン電極の分離エツチング時に、ソース・
ドレイン電極材となる金属のエツチング用のレジストを
マスクとして金属のエツチングに引続き、アモルファス
シリコン（ａ−５ｉ）半導体活性層、窒化シリコン（Ｓ
ｉＮ ）または二酸化シリコン（５ｉＯ２）等のゲー日
色縁膜のエツチングを行っていた。なお、前記した従来
の技術は本発明実施例の説明において詳述する。
上記の方法によると、ゲートパターンエツジとソース・
ドレインパターンエツジの交叉する点において、前記し
た半導体膜・ゲート絶縁膜双方の膜厚分だけの距Ｊｉｌ
ｔ（約５０００人）を隔てて、ゲートとソース・ドレイ
ン電極用金属が露出しており短絡が生じやすい。そして
、このＴＰＴを後の工程で表示装置に組み込む工程にお
いて溶液などにさらされたとき、前記個所から溶液が混
入する問題もある。
ドレインパターンエツジの交叉する点において、前記し
た半導体膜・ゲート絶縁膜双方の膜厚分だけの距Ｊｉｌ
ｔ（約５０００人）を隔てて、ゲートとソース・ドレイ
ン電極用金属が露出しており短絡が生じやすい。そして
、このＴＰＴを後の工程で表示装置に組み込む工程にお
いて溶液などにさらされたとき、前記個所から溶液が混
入する問題もある。
本発明はこのような点に鑑みて創作されたもので、ソー
スドレイン電極の分離エツチング時に、半導体膜とゲー
ト絶縁膜の工・ノチング後、ソース・ドレイン電極材と
なる金属の再エツチングをサイドエツチングが進行する
ように行うことにより、ゲートとソース・トレインエツ
ジの交叉点において露出された双方の金属が離れるよう
にパターニングし、電極間短絡欠陥を減少させる製造方
法を提供するにある。
スドレイン電極の分離エツチング時に、半導体膜とゲー
ト絶縁膜の工・ノチング後、ソース・ドレイン電極材と
なる金属の再エツチングをサイドエツチングが進行する
ように行うことにより、ゲートとソース・トレインエツ
ジの交叉点において露出された双方の金属が離れるよう
にパターニングし、電極間短絡欠陥を減少させる製造方
法を提供するにある。
第１図と第２図は本発明実施例を示す図で、それぞれの
図の（ａｌないしｔｅｌおよび（ｒｌ）ないしくｆ４）
において、最も右の列は平面図、最も左と中央は前記平
面図のＡ−ＡおよびＢ−Ｂ断面図である。
図の（ａｌないしｔｅｌおよび（ｒｌ）ないしくｆ４）
において、最も右の列は平面図、最も左と中央は前記平
面図のＡ−ＡおよびＢ−Ｂ断面図である。
本発明においては、不透明な第１の金属薄膜によるゲー
ト電極１２の形成された透明絶縁ガラス基板１１上にゲ
ー日色縁膜１３、ａ−３ｉ半導体活性１ｉ１４および保
護膜１５を連続成膜し、ポジ型フォトレジスト１６を塗
布し基板裏面から光１７照射、現像することによって、
ゲートパターン１２上のみに第１のフォトレジストパタ
ーン１．６ａを残し、ソース・ドレイン電極材となるｎ
”ａ−３ｉ、第２の金属薄膜１８を成膜し、これらをリ
フトオフ法によりパターニングした後、上記ゲート電極
１２を横断するような第２のフォトレジストパターン１
９を形成し、これをマスクに第２の金属薄膜と、ｎ”
ａ−Ｓｉｓ ａ−３ｉ半導体活性層、ゲート絶縁膜をエ
ツチング除去し、ソース・ドレイン電極を分離パターニ
ングする際に、第２のフォトレジストパターン１９をマ
スクに第２の金属薄膜１８、ａ−３ｉ半導体活性層１４
、ゲート絶縁膜１３のエツチングを行った後、再びウェ
ットエツチング等の等方性エツチングの手法を用いて第
２の金属薄膜１８のエツチングを行った後、第２のフォ
トレジストパターン１９を剥離するものであり、前記の
製造方法において、ａ−５ｔ半導体活性層１４の成膜に
続き、ＳｉＮ ５ａ−３ｉなど透明絶縁膜からなるＴＰ
Ｔ （チャネル上部）保護膜１５も連続成膜し、第１
のフォトレジストパターン１６ａをマスクに上記保護膜
１５をエツチングした後、ｎ”ａ−３ｉ、第２の金属薄
膜を成膜してもよく、ソース・ドレイン電極材としてｎ
”ａ−３ｉを用いず、第２の金属薄膜のみを用い、第２
の金属薄１８を２種類以上の異種の金属薄膜の積層によ
って構成してもよい。
ト電極１２の形成された透明絶縁ガラス基板１１上にゲ
ー日色縁膜１３、ａ−３ｉ半導体活性１ｉ１４および保
護膜１５を連続成膜し、ポジ型フォトレジスト１６を塗
布し基板裏面から光１７照射、現像することによって、
ゲートパターン１２上のみに第１のフォトレジストパタ
ーン１．６ａを残し、ソース・ドレイン電極材となるｎ
”ａ−３ｉ、第２の金属薄膜１８を成膜し、これらをリ
フトオフ法によりパターニングした後、上記ゲート電極
１２を横断するような第２のフォトレジストパターン１
９を形成し、これをマスクに第２の金属薄膜と、ｎ”
ａ−Ｓｉｓ ａ−３ｉ半導体活性層、ゲート絶縁膜をエ
ツチング除去し、ソース・ドレイン電極を分離パターニ
ングする際に、第２のフォトレジストパターン１９をマ
スクに第２の金属薄膜１８、ａ−３ｉ半導体活性層１４
、ゲート絶縁膜１３のエツチングを行った後、再びウェ
ットエツチング等の等方性エツチングの手法を用いて第
２の金属薄膜１８のエツチングを行った後、第２のフォ
トレジストパターン１９を剥離するものであり、前記の
製造方法において、ａ−５ｔ半導体活性層１４の成膜に
続き、ＳｉＮ ５ａ−３ｉなど透明絶縁膜からなるＴＰ
Ｔ （チャネル上部）保護膜１５も連続成膜し、第１
のフォトレジストパターン１６ａをマスクに上記保護膜
１５をエツチングした後、ｎ”ａ−３ｉ、第２の金属薄
膜を成膜してもよく、ソース・ドレイン電極材としてｎ
”ａ−３ｉを用いず、第２の金属薄膜のみを用い、第２
の金属薄１８を２種類以上の異種の金属薄膜の積層によ
って構成してもよい。
本発明は、同一フォトレジストパターンをマスクとして
２種類以上の薄膜をエツチングする際、それぞれの薄膜
間で選択エツチング性があれば、全層エツチングが終了
した後、最上層の工・ノチングを等方性の手法で再エツ
チングすることにより、最上層のエツジのみ他の層のエ
ツジよりも内側に位置せしめることができることを利用
し、ソース・ドレイン金属とゲート金属相互の距離を遠
くし、ソース・ドレイン電極のオーバーハング部のゲー
ト電極への接触、ソース・ドレイン電極エツジとゲート
電極エツジ交叉点への導電性異物（ごみ）の接触、絶縁
破壊などによる短絡欠陥を減少できるようにしたもので
ある。
２種類以上の薄膜をエツチングする際、それぞれの薄膜
間で選択エツチング性があれば、全層エツチングが終了
した後、最上層の工・ノチングを等方性の手法で再エツ
チングすることにより、最上層のエツジのみ他の層のエ
ツジよりも内側に位置せしめることができることを利用
し、ソース・ドレイン金属とゲート金属相互の距離を遠
くし、ソース・ドレイン電極のオーバーハング部のゲー
ト電極への接触、ソース・ドレイン電極エツジとゲート
電極エツジ交叉点への導電性異物（ごみ）の接触、絶縁
破壊などによる短絡欠陥を減少できるようにしたもので
ある。
以下、図面を参照して本発明実施例を詳細に説明する。
第１図に本発明による自己整合ＴＰＴ作製プロセスを示
す。透明絶縁性基板、例えばガラス基板１１上に、不透
明金属材料、例えばクロム（Ｃｒ）で同図ｉａ）に示さ
れる膜厚８００人のゲート電極１２を作製し、次に同図
Ｃｂ）に示される如く、プラズマＣｖＤ法によりＳｉＮ
で膜厚３０００人のゲート絶縁膜１３、膜厚１０００人
のａ−５ｉの半導体活性層１４．膜厚１０００人の５ｉ
０２のＴＰＴ保護膜１５を連続成膜した後、ポジ型レジ
スト１６を塗布し、ガラス基板１１の裏面から露光する
。なお、１２’ａはゲートパスラインである。
す。透明絶縁性基板、例えばガラス基板１１上に、不透
明金属材料、例えばクロム（Ｃｒ）で同図ｉａ）に示さ
れる膜厚８００人のゲート電極１２を作製し、次に同図
Ｃｂ）に示される如く、プラズマＣｖＤ法によりＳｉＮ
で膜厚３０００人のゲート絶縁膜１３、膜厚１０００人
のａ−５ｉの半導体活性層１４．膜厚１０００人の５ｉ
０２のＴＰＴ保護膜１５を連続成膜した後、ポジ型レジ
スト１６を塗布し、ガラス基板１１の裏面から露光する
。なお、１２’ａはゲートパスラインである。
次に、同図（Ｃ）に示される如く、レジストを現像し、
ゲート電極１２の上部のみにレジストパターン１６ａを
残し、ＳｉＯ２のＴＰＴ保護膜１５をエツチングする。
ゲート電極１２の上部のみにレジストパターン１６ａを
残し、ＳｉＯ２のＴＰＴ保護膜１５をエツチングする。
次に、同図（ｄｌに示される如く、ｎ ” ａ−５ｉ／
Ｔｉ （８００人）／へρ （２００人）を成膜し、
リフトオフにより第２金属１１％１．８を作る。
Ｔｉ （８００人）／へρ （２００人）を成膜し、
リフトオフにより第２金属１１％１．８を作る。
次に、同図ｔｅ＋に示される如く、ＴＰＴを作る部分の
ゲート電極１２を横切るように第２のレジストを塗布し
、バターニングして第２レジストパターン１９を作る。
ゲート電極１２を横切るように第２のレジストを塗布し
、バターニングして第２レジストパターン１９を作る。
なお、上記した方法は従来も実施された工程である。
第２図に第１図のプロセスに引き続いてなされるソース
・ドレインのエツチング分離プロセスを示し、同図（ｆ
ｌ） 、 （ｆ２＞が従来法、（ｆ３）、（ｆ４）が
本発明による製造法である。第２図（ｆｌ）の平面図を
参照すると、同図に円を付した部分が短絡の生じやすい
ところである。しかも（ｆ２）に示す如く、第２のレジ
ストパターン１９を用いるエツチングにおいて、第２の
金属膜の下の膜が図示の如く等方的にエツチングされ、
第２金属膜１８にオーバハングＩＢａが形成され、この
オーバ／’％ング１８ａが前記した短絡の恐れを増大し
た。
・ドレインのエツチング分離プロセスを示し、同図（ｆ
ｌ） 、 （ｆ２＞が従来法、（ｆ３）、（ｆ４）が
本発明による製造法である。第２図（ｆｌ）の平面図を
参照すると、同図に円を付した部分が短絡の生じやすい
ところである。しかも（ｆ２）に示す如く、第２のレジ
ストパターン１９を用いるエツチングにおいて、第２の
金属膜の下の膜が図示の如く等方的にエツチングされ、
第２金属膜１８にオーバハングＩＢａが形成され、この
オーバ／’％ング１８ａが前記した短絡の恐れを増大し
た。
本発明によると、第２のレジストパターン１９を残した
まま、第２の金属膜１８を再エツチングすることにより
、第２の金属膜１８のパターンエ・ノジをその下のプラ
ズマＣＶＩ）膜（ＳｉＮ ＋ ａ−５ｔ）パターンエツ
ジの内側に位置させることができる。この再エツチング
の結果は、（ｆｌ）の工程の後に行うと（ｆ３）に示す
如くになり、（ｆ２）の工程の後に行うと（ｆ４）の如
くになる。かかる方法により、第２図（ｆｌ）に示す短
絡の生じやすい部分の電極相互間の距離を離すことがで
きる。なお、第２図（ｆｌ）ないしくｆ４）において、
Ｂ−、Ｂ線断面図で左の第２金属膜はソース電極、右の
第２金属膜はドレイン電極である。
まま、第２の金属膜１８を再エツチングすることにより
、第２の金属膜１８のパターンエ・ノジをその下のプラ
ズマＣＶＩ）膜（ＳｉＮ ＋ ａ−５ｔ）パターンエツ
ジの内側に位置させることができる。この再エツチング
の結果は、（ｆｌ）の工程の後に行うと（ｆ３）に示す
如くになり、（ｆ２）の工程の後に行うと（ｆ４）の如
くになる。かかる方法により、第２図（ｆｌ）に示す短
絡の生じやすい部分の電極相互間の距離を離すことがで
きる。なお、第２図（ｆｌ）ないしくｆ４）において、
Ｂ−、Ｂ線断面図で左の第２金属膜はソース電極、右の
第２金属膜はドレイン電極である。
以上述べてきたように、本発明によれば、自己整合型Ｔ
ＦＴ ｆａ造プロセスのフォトマスク数を増すことなく
、短絡欠陥発生確率の小さいアクティブマトリックス基
板を製造できるので、高歩留り（低コスト）で高解像度
の平面形ディスプレイを提供できる効果がある。
ＦＴ ｆａ造プロセスのフォトマスク数を増すことなく
、短絡欠陥発生確率の小さいアクティブマトリックス基
板を製造できるので、高歩留り（低コスト）で高解像度
の平面形ディスプレイを提供できる効果がある。
第１図は背面露光による自己整合型ＴＰＴ作製ブロセス
を示す図、 第２図はソース・ドレイン電極のエツチング分離プロセ
スを示す図である。 第１図と第２図において、 １１はガラス基板、 １２はゲート電極、 １３はゲート絶縁膜、 １４は活性層、 １５はＴＰＴ保護膜、 １６は第ルジスト膜、 １６ａは第２レジストパターン、 Ｉ７は光、 １８は第２金属膜、 １８ａはオーバハング、 １９は第２レジストパターンである。 １／−久・Ｅ′しイン電ゴセの 迂、１図 第２ Ｌ・・奈ンク°イトｍフ雫ゼス乞 図
を示す図、 第２図はソース・ドレイン電極のエツチング分離プロセ
スを示す図である。 第１図と第２図において、 １１はガラス基板、 １２はゲート電極、 １３はゲート絶縁膜、 １４は活性層、 １５はＴＰＴ保護膜、 １６は第ルジスト膜、 １６ａは第２レジストパターン、 Ｉ７は光、 １８は第２金属膜、 １８ａはオーバハング、 １９は第２レジストパターンである。 １／−久・Ｅ′しイン電ゴセの 迂、１図 第２ Ｌ・・奈ンク°イトｍフ雫ゼス乞 図
Claims (1)
- ゲート電極（１２）が形成された透明な絶縁性基板（１
１）上に成膜したゲート絶縁膜（１３）、活性層（１４
）および保護膜（１５）の上に第１のフォトレジスト膜
を形成し、前記基板（１１）の裏面からの露光、現像に
よって得た第１のフォトレジストパターン（１６ａ）で
前記の膜をパターニングし、第２金属膜（１８）を成膜
し、ゲート電極（１２）を横断する第２のフォトレジス
トパターン（１９）を形成し、これをマスクにして第２
金属膜（１８）、活性層（１４）、ゲート絶縁膜（１３
）をエッチングする自己整合型薄膜トランジスタの製造
において、第２フォトレジストパターン（１９）をマス
クにして第２金属膜（１８）、活性層（１４）、ゲート
絶縁膜（１３）をエッチングし、しかる後に等方性エッ
チングにより第２金属膜（１８）を部分的にエッチング
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17644285A JPS6236868A (ja) | 1985-08-10 | 1985-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17644285A JPS6236868A (ja) | 1985-08-10 | 1985-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236868A true JPS6236868A (ja) | 1987-02-17 |
Family
ID=16013773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17644285A Pending JPS6236868A (ja) | 1985-08-10 | 1985-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236868A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5507403A (en) * | 1994-01-21 | 1996-04-16 | Hitachi, Ltd. | Process for producing an electronic part and the electronic part produced by the process |
-
1985
- 1985-08-10 JP JP17644285A patent/JPS6236868A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5507403A (en) * | 1994-01-21 | 1996-04-16 | Hitachi, Ltd. | Process for producing an electronic part and the electronic part produced by the process |
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