KR100223103B1 - 위치맞춤마크의 형성방법 - Google Patents

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Abstract

SOI 디바이스에 있어서, 위치맞춤의 회수를 감소하여 위치맞춤정밀도를 향상시켜서 디바이스의 고집적화가 도모되는 위치맞춤마크의 형성방법을 제공하는 것을 목적으로 한다.
실리콘기판(1)상의 필드영역과 소자영역에 동시에 위치맞춤용 콘택트홀(8a), 뒤면전극용 콘택트홀(8b)을 형성하고, 각각에 도체패턴(3a), 뒤면전극(3b)을 형성하고, 실리콘기판(1) 뒤면으로부터 실리콘층을 연삭 제거하여 도체패턴면과 위치맞춤용 콘택트홀패턴을 노출하여, 후자의 패턴을 표면전극형성의 위치맞춤마크로 하는 것을 구성으로 한다.

Description

위치맞춤마크의 형성방법
제 1 도는 본원 발명의 제 1 의 실시예의 전반 공정 단면도.
제 2 도는 본원 발명의 제 1 의 실시예의 후반 공정 단면도.
제 3 도는 본원 발명의 제 2 의 실시예의 공정 단면도.
제 4 도는 종래 방법의 전반 공정 단면도.
제 5 도는 종래 방법의 후반 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1, 11 : Si기판 2, 12 : SiO2막(I)
3a : 위치맞춤마크 부전극(poly-Si) 3b : 뒤면전극(poly-Si)
4, 14 : SiO2막(II) 5, 25 : poly-Si막
6, 16 : 표면전극(poly-Si게이트) 7, 17 : 레지스트
8a, 9a : 위치맞춤마크용 콘택트홀 8b, 9b : 뒤면전극용 콘택트홀
10, 22 : 웨이퍼 13 : 뒤면전극(poly-Si)
15 : poly-Si막(II)
[발명의 상세한 설명]
본원 발명은 위치맞춤마크의 형성방법에 관한 것으로, 특히 맞붙인 SOI에 있어서 Si층과 뒤면전극을 접속할 때의 위치맞춤마크의 형성방법에 관한 것이다.
맞붙임을 이용한 SOI(Silicon On Insulating Substrate) 디바이스는 단결정 실리콘의 양면에 전극을 설치함으로써 반도체 LSI의 집적도를 대폭으로 향상시킬 수 있는 이점이 있다.
제 4 도 및 제 5 도는 상기 SOI 디바이스를 이용한 종래 방법을 설명하기 위한 개략 공정 단면도이다.
먼저, 제 4 도(a)에 도시한 바와 같이, 실리콘(Si)기판(11) 표면에 필드영역(절연영역)형성부를 형성하기 위해 선택적으로 에칭하고, 열산화에 의해 산화실리콘(SiO2)으로 이루어지는 제 1의 절연층(SiO2막(I))(12)을 형성하고, 다음에 제 4 도(b)에 도시한 바와 같이, 레지스트(17)를 마스크로 하여 뒤면전극과 실리콘층을 접속하는 콘택트홀(20)을 개공한다. 이때, 콘택트홀(20)은 필드영역 말단에 대해 위치맞춤을 취하고, 소자(액티브)영역으로 형성된다.
다음에, 제 4 도(c)에 도시한 바와 같이, 폴리실리콘(poly-Si)을 피착하고, 패터닝하여 콘택트홀(20)내에 뒤면전극(13)을 형성한다.
다음에, 제 5 도(a)에 도시한 바와 같이(제 4 도(c)가 거꾸로 되어있음), 전체면에 제 2 의 절연층(SiO2막(II))(14)을 형성한 후, SiO2막(II)(14)상에 제 2 의 폴리실리콘(poly-Si)을 피착시켜서, poly-Si막(25)을 형성하고, 표면을 연마한 후, 대(臺)로 되는 웨이퍼(22)를 맞붙인다. 한편, 뒤면으로부터(도면중, 화살표로 표시하는 방향으로부터) Si기판(11)을 연삭, 연마하여 SiO2막(I)(12)이 노출된 시점에서 종료하고, 활성영역에 Si층인 Si기판(11)을 남긴다. 그 후, 제 5 도(b)에 도시한 바와 같이, Si기판(11)상에 게이트절연막(21), poly-Si게이트전극(표면전극)(16)을 형성한다. 이때, poly-Si게이트전극은 필드영역 말단과 위치맞춤된다.
상기 설명의 종래 공정에서는, 제 4 도(b)에 도시한 콘택트홀(20)과, 제 5 도(b)에 도시한 poly-Si게이트전극(16)은 필드영역을 통해 각각 위치맞춤하기 때문에 2회의 위치맞춤을 요하며, 맞춤어긋남이 커진다. 그러므로, 콘택트홀(20)과 poly-Si전극(16)과는 제 5 도(b)에 도시한 맞춤마진을 2회분 확보할 필요가 있으며, SOI 디바이스의 고집적화를 저해한다.
본원 발명은 SOI 디바이스에 있어서, 위치맞츰의 회수를 감소하여 위치맞춤정밀도를 향상시키고, 디바이스의 고집적화가 도모되는 위치맞춤마크의 형성방법을 제공하는 것을 목적으로 한다.
상기 과제는 본원 발명에 의하면, 실리콘기판 표면의 필드영역(절연영역)부를 에칭제거하는 공정, 전체면에 제 1 의 절연층을 형성하여, 상기 필드영역부상의 제 1 의 절연막과, 상기 실리콘기판 표면의 소자영역부상의 이 제 1 의 절연층에 각각 상기 실리콘기판을 노출하는 위치맞춤용 콘택트홀과 뒤면전극용 콘택트홀을 형성하는 공정, 전체면에 도체층을 형성한 후, 패터닝하여 상기 위치맞춤용 콘택트홀내 및 상기 뒤면전극용 콘택트홀내에 각각 도체패턴, 뒤면전극을 형성하는 공정, 상기 실리콘기판의 뒤면으로부터 이 실리콘층을 연삭 제거하여, 상기 도체패턴면 및 상기 위치맞춤용 콘택트홀패턴을 노출하고, 상기 위치맞춤용 콘택트홀패턴을 표면전극형성의 위치맞춤마크로 하는 공정을 포함하여 이루어지는 것을 특징으로 하는 위치맞춤마크의 형성방법에 의해 해결된다.
본원 발명에 의하면, 실리콘기판(1) 표면의 필드(절연)영역과 소자영역에 동시에 콘택트홀(8a), (8b)을 형성하고, 이 필드영역부의 콘택트홀패턴이 표면전극(6) 형성만의 위치맞춤마크로서 사용되기 때문에, 1회의 위치맞춤(얼라인멘트)으로 족하다. 본원 발명에서 사용하는 도체패턴으로서는 폴리실리콘(poly-Si)이 바람직하다.
다음에, 본원 발명의 실시예에 대하여 도면에 따라 설명한다. 제 1 도 및 제 2 도는 본원 발명의 제 1 의 실시예를 도시한 공정단면도이다.
먼저, 제 1 도(a)에 도시한 바와 같이, Si기판(1)상에 필드영역형성부를 에칭 제거하고, 열산화에 의해 같이, Si기판(1)상에 필드영역형성부를 에칭 제거하고, 열산화에 의해 두께 4,000 ~ 5,000 엉스트롬의 제 1 의 절연층 : SiO2막(I) (2)을 형성하고, 다음에 제 1 도(b)에 도시한 바와 같이, SiO2막(I) (2)의 필드영역에 위치맞춤마크용 콘텍트홀(8a) 및 소자영역(액티브영역)에 뒤면전극용 콘택트홀(8b)을 형성한다. 위치맞춤마크용 콘택트홀(8a)은 뒤면전극용 콘택트홀(8b)과 같이 SiO2막(1)의 필드영역을 관통하여, 그 밑의 실리콘면(Si기판 1)에 달할 때까지 절연층이 에칭된다.
다음에, 제 1 도(c)에 도시한 바와 같이, 전체면에 CVD법에 의해 1,000 ~ 2,000 엉스트롬의 두께로 도체층으로서 poly-Si막을 형성하여 패터닝함으로써 위치맞춤마크부 전극(3a)과 뒤면전극(3b)을 형성한다.
다음에, 제 2 도(a)에 도시한 바와 같이(제 1 도(c)가 거꾸로 도시되어 있음), 전체면에 두께 5,000 ~ 6,000엉스트롬의 제 2 의 절연층 : SiO2막(II)(4)을 형성한 후, CVD법에 의해 약 4㎛의 두께로 poly-Si막(5)을 형성하고, 그 표면(도면중 아래에서 위로)을 연마하여, 대(臺)로 되는 웨이퍼(10)을 맞붙인다. 그 후, 뒤면으로부터(도면중 위에서 아래로)화살표와 같이 실리콘기판(1)을 연삭하여, 위치맞춤마크부전극(3a)의 저부를 노출시켜서, 전체면을 연마한다. 이 공정에 의해 소자영역에 Si기판(1)의 Si층이 일부 잔존한 상태로 되어 있다.
다음에, 제 2 도(b)에 도시한 바와 같이, SiO2로 이루어지는 게이트절연막(21)을 열산화로 형성한 후, 위치맞춤마크부전극(3a)의 형태로 형성된 콘택트패턴의 위치맞춤마크에 맞추어서, poly-Si로 이루어진 트랜지스터게이트인 표면전극(6)을 형성한다.
상기 제 1 의 실시예에서는, 표면전극(6)과 제 1 도(b)에 도시된 콘택트홀(8a), (8b)간은 1회의 위치맞춤으로 좋으며, 1회분의 맞춤마진만으로 된다.
제 3 도는 본원 발명의 제 2 의 실시예를 도시한 공정 단면도이다. 제 3 도(a)에 도시한 바와 같이, 제 1 의 실시예와 같이 Si기판(1)의 필드영역에 위치맞춤마크용 콘택트홀(9a) 및 소자영역에 뒤면전극용 콘택트홀(9b)을 형성한 후, 제 3 도(b)에 도시한 바와 같이, 전체면에 CVD법에 의해 플러그용 poly-Si를 퇴적하여, 위치맞춤마크용 콘택트홀(9a)부를 레지스트(7)로 피복한 상태로 에칭백하여, 콘택트홀(9b)을 뒤면전극(3b)의 플러그로 매입(埋入)한다. 이것은 위치맞춤마크의 변형을 방지하기 위한 것이다.
다음에, 제 3 도(c)에 도시한 바와 같이, 제 2 의 poly-Si을 전체면에 형성하여, 패턴 후 poly-Si막(II)(15)을 형성하고, 이하 상기 제 1 의 실시예와 같이 SiO2막(II), poly-Si막(5) 형성 후, 웨이퍼(10)를 맞붙이고, 다음에 Si기판(1)을 연삭하여 위치맞춤마크부전극(3a)을 노출시켜서 표면전극(6)을 형성한다.
이상 설명한 바와 같이, 본원 발명에 의하면 맞붙임을 이용한 SOI 디바이스에 있어서, 뒤면에 형성한 콘택트패턴에 대해 표면전극 등이 직접 위치맞춤(얼라인멘트) 가능하므로 위치맞춤마진을 감소시킬 수 있고, 디바이스의 고집적화가 가능해진다.

Claims (1)

  1. 실리콘기판 표면의 필드영역부를 에칭 제거하는 공정,
    전체면에 제 1의 절연층을 형성하여, 상기 필드영역부상의 제 1의 절연막과, 상기 실리콘기판 표면의 소자영역부상의 이 제 1의 절연층에 각각 상기 실리콘기판을 노출하는 위치맞춤용 콘택트홀과 뒤면전극용 콘택트홀을 형성하는 공정,
    전체면에 도체층을 형성한 후, 패터닝하여 상기 위치맞춤용 콘택트홀내 및 상기 뒤면전극용 콘택트홀내에 각각 도체패턴, 뒤면전극을 형성하는 공정,
    상기 실리콘기판의 뒤면으로부터 이 실리콘층을 연삭 제거하여, 상기 도체패턴면 및 상기 위치맞춤용 콘택트홀패턴을 노출하고, 상기 위치맞춤용 콘택트홀패턴을 표면전극형성의 위치맞춤마크로 하는 공정을 포함하여 이루어지는 것을 특징으로 하는 위치맞춤마크의 형성방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100289348B1 (ko) * 1992-05-25 2001-12-28 이데이 노부유끼 절연기판실리콘반도체장치와그제조방법
JP3219909B2 (ja) * 1993-07-09 2001-10-15 株式会社東芝 半導体装置の製造方法
US5702567A (en) * 1995-06-01 1997-12-30 Kabushiki Kaisha Toshiba Plurality of photolithographic alignment marks with shape, size and spacing based on circuit pattern features
US5912438A (en) * 1996-12-09 1999-06-15 Northern Telecom Limited Assembly of electronic components onto substrates
JP3553327B2 (ja) * 1997-07-25 2004-08-11 沖電気工業株式会社 半導体基板のアライメントマーク及びその製造方法
JP3447231B2 (ja) * 1998-11-20 2003-09-16 セイコーインスツルメンツ株式会社 半導体集積回路の製造方法
US6760472B1 (en) * 1998-12-14 2004-07-06 Hitachi, Ltd. Identification method for an article using crystal defects
JP4260396B2 (ja) 2000-03-09 2009-04-30 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
US20020117718A1 (en) * 2001-02-28 2002-08-29 Apostolos Voutsas Method of forming predominantly <100> polycrystalline silicon thin film transistors
US6536112B1 (en) * 2001-03-13 2003-03-25 Sergio Gutierrez Process for making jewelry incorporating a microchip
US20050064344A1 (en) * 2003-09-18 2005-03-24 University Of Texas System Board Of Regents Imprint lithography templates having alignment marks
US7220655B1 (en) * 2001-12-17 2007-05-22 Advanced Micro Devices, Inc. Method of forming an alignment mark on a wafer, and a wafer comprising same
SG142129A1 (en) * 2002-11-13 2008-05-28 Asml Netherlands Bv Device manufacturing method and device manufactured thereby
FR2870043B1 (fr) 2004-05-07 2006-11-24 Commissariat Energie Atomique Fabrication de zones actives de natures differentes directement sur isolant et application au transistor mos a simple ou double grille
JP2017028056A (ja) * 2015-07-21 2017-02-02 トヨタ自動車株式会社 半導体装置の製造方法
KR20190014993A (ko) * 2017-08-04 2019-02-13 에스케이하이닉스 주식회사 지시 패턴을 포함하는 반도체 패키지

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4309813A (en) * 1979-12-26 1982-01-12 Harris Corporation Mask alignment scheme for laterally and totally dielectrically isolated integrated circuits
US4468857A (en) * 1983-06-27 1984-09-04 Teletype Corporation Method of manufacturing an integrated circuit device
US4534804A (en) * 1984-06-14 1985-08-13 International Business Machines Corporation Laser process for forming identically positioned alignment marks on the opposite sides of a semiconductor wafer
EP0238694B1 (en) * 1986-03-27 1992-01-29 Ibm Deutschland Gmbh Method of forming identically positioned alignment marks on opposite sides of a semiconductor wafer
US4737033A (en) * 1986-10-07 1988-04-12 General Electric Co. Alignment key and method of making the same
JPH07118505B2 (ja) * 1990-12-28 1995-12-18 信越半導体株式会社 誘電体分離基板の製造方法

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Publication number Publication date
EP0513684A2 (en) 1992-11-19
EP0513684A3 (en) 1992-12-09
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DE69212888D1 (de) 1996-09-26
US5286673A (en) 1994-02-15
DE69212888T2 (de) 1997-03-27
JP3175188B2 (ja) 2001-06-11
EP0513684B1 (en) 1996-08-21

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