KR960008563B1 - 더블 스페이서를 이용한 반도체 소자의 미세 콘택홀 형성방법 - Google Patents
더블 스페이서를 이용한 반도체 소자의 미세 콘택홀 형성방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도 내지 제6도는 본 발명의 미세 콘택홀 형성과정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판 2 : N+/P+ 활성층
3 : 제1산화절연막 4 : 도전체 배선층
5 : 제2산화절연막 6 : 제1 질화절연막
7 : 제3산화절연막 8 : 제1다결정 실리콘막
9 : 제2다결정 실리콘막 9A : 제2다결정 실리콘막 스페이서
10 : 제2질화절연막 10A : 제2질화절연막 스페이서
11 : 미세 콘택홀.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 콘택홀 형성시 미스얼라인(Misalign)에 대한 공정여유(process Margin)를 확보하기 위하여, 준스페이서(Quasi-Spacer)와 더블 스페이서(Double Spacer)를 마스크로 이용하여 준 셀프얼라인(Quasi-Selfalign)된 미세 콘택홀을 형성하는 방법에 관한 것이다.
일반적으로, 마스크 공정과 식각 공정을 이용하여 반도체 소자의 도전체 배선층 사이로 도전체 콘택홀을 형성하게 되면 도전체 콘택홀과 도전체 배선층과의 스페이싱(Spacing)이 충분하지 못하기 때문에, 도전체 콘택홀을 형성할 때의 마스크 공정에서 미스얼라인이 발생하여 배선층과 콘택홀 사이에 단락이 생길 확률이 높다. 그러므로, 이러한 미스얼라인을 방지할 수 있는 공정 여유를 확보하기 위하여, 스페이서를 형성해준 다음 이 스페이서를 이용하여 콘택홀을 형성하는데, 이때 스페이서의 증착 두께가 콘택홀 마스크 공정시 미스얼라인에 대한 공정유를 확보해 주고 콘택홀 식각 공정시 장벽 역할을 해주게 된다.
그러나, 스페이서의 두께를 충분히 두껍게 해주기가 힘들고, 또한 스페이서 두께가 너무 두꺼우면 콘택홀 크기가 현저히 줄어들어가 콘택 자체가 형성되지 않는 경우가 생길 뿐만 아니라, 이러한 스페이서를 하나만 사용하게 되면 스페이서 블랭킷 건식식각(Blanket Dry etch)시 스페이서의 부분적 손실로 인하여 스페이서 두께가 감소하므로 미스 얼라인에 대한 공정여유를 확보하기가 어려운 문제점이 있다.
따라서, 본 발명에서는 지중 스페이서를 이용하고, 적층된 막들간의 건식식각 선택비율과 습식식각 선택 비율을 적절히 조절하여 미세 콘택홀을 형성함으로써, 상기 종래 기술의 문저점을 제거하고자 하는 데에 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 미세 콘택홀 제조방법을 상세히 설명하기로 한다.
제1도는 실리콘 기판(1) 위에 N+/P+ 활성층(2)을 형성한 후, 그 상부에 제1산화절연막(3)을 적층하고, 그 상부에 도전체 배선층(4)의 패턴을 형성한 것을 도시한 단면도이다.
제2도는 도전체 배선층(4)의 패턴 상부를 따라 제2산화절연막(5)과 제1질화절연막(6)을 차례로 증착한후, 그 상부에 제3산화절연막(7)과 제1다결정 실리콘막(8)을 도포하고, 제1다결정 실리콘막(8)을 패턴을 형성한 것을 도시한 단면도이다.
여기서, 제1질화절연막(6)은 후공정에서 콘택홀 형성시 도전체 배선층(4)이 도출되는 것을 방지하는 장벽층으로 사용된다.
제3도는 제2도 공정후 제1다결정 실리콘막(8)의 패턴을 마스크로 하여 제1질화절연막(6)이 드러날때까지 제3산화절연막(7)을 건식식각하여 홈을 형선한 다음, 제1다결정 실리콘막(8)과 홈 표면을 따라 제2 다결정 실리콘막(9)과 제2질화절연막(10)을 차례로 증착한 단면도이다.
제4도는 제3도 공정후 제2질화절연막(10)을 블랭캣 건식식각하여 홈에 있는 제2다결정 실리콘막(9)의 측벽에 제2질화절연막 스페이서(10A)를 형성한 단면도이다.
제5도는 제4도 공정후 제2다결정 실리콘막(9)을 홈 저부의 제1질화절연막(6)이 노출되기까지 블랭킷 건식식각하여 제2다결정 실리콘막 스페이서(9A)를 홈 측벽에 형성하고, 제1다결정 실리콘막(8)과 제2다결정 실리콘막 스페이서(9A)를 마스크로 사용하여 하부막인 제1질화절연막(6), 제2산화절연막(5), 제1산화절연막(3)을 차례차례 건식식각함으로써, N+/P+ 활성층(2)이 노출된 미세콘택홀(11)을 형성한 단면도이다.
여기서 주의할 점은 상기 제1질화절연막(6) 식각시 제2질화절연막 스페이서(10A)의 일정 두께가 식각된다는 것이다.
제6도는 제5도 공중후 습식식각으로 제2질화절연막 스페이서(10A)를 식각한 단면도이다.
여기서, 제1다결정 실리콘막(8)은 후속공정의 목적에 따라 후속공정에서 과잉 식각으로 깨끗이 제거할 수 있다.
상기한 본 발명에 의하면 반도체 소자의 미세 콘택홀을 형성하는 건식식각시 제2질화절연막 스페이서가 제2다결정 실리콘막 스페이서를 보호하는 이중구조를 홈 측벽에 이루게 되므로, 마스크 공정시의 미스얼라인에 대한 공정 여유가 종래의 하나의 스페이서막을 사용할 때보다 커지는 효과를 얻을 수 있다.
Claims (1)
- 반도체 소자의 미세 콘택홀 제조방법에 있어서, 실리콘 기판(1) 위에 N+/P+ 활성층(2)을 형성한후, 그 상부에 제1산화절연막(3)을 적층하고, 그 상부에 도전체 배선층(4)의 패턴을 형성하는 단계와, 상기 도전체 배선층(4)의 패턴 상부를 따라 제2산화절연막(5)과 제1질화절연막(6)을 차례로 증착한 후, 그상부에 제3산화절연막(7)과 제1다결정 실리콘막(8)을 도포하고, 제1다결정 실리콘막(8)의 패턴을 형성하는 단계와, 상기 제1다결정 실리콘막(8)의 패턴을 마스크로 하여 제1질화절연막(6)이 드러날때까지 제3산화절연막(7)을 건식식각하여 홀을 형성한 후, 제1다결정 실리콘막(8)과 홈 표면을 따라 제2다결정 실리콘막(9)과 제2질화절연막(10)을 차례로 증착하는 단계와, 상기 제2질화절연막(10)을 블랫킷 건식식각하여흠 측벽에 제2질화절연막 스페이서(10A)를 형서와는 단계와, 상시 제2다결정 실리콘막(9)을 블랭킷 건식식각하되, 홈 하부의 제1질화절연막(6)이 노출되기 까지 식각하여 제2다결정 실리콘막 스페이서(9A)를형성하고, 제1다결정 실리콘막(8)의 패턴과 제2질화절연막 스페이서(10A)를 마스크로 하여 홈 제부의 제1질화절연막(6), 제2산화절연막(5), 제1산화절연막(3)을 차례차례 건식식각하여 미세 콘택홀(11)을 형성하는 단계와, 습식식각으로 상기 제2질화절연막 스페이서(10A)를 제거하는 단계로 이루어지는 것을 특징으로 하는 더블 스페이서를 이용한 반도체 소자의 미세 콘택홀 형성방법.
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