KR19980082499A - 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 캐패시터 형성방법에 관한 것으로, 필드산화층이 형성된 반도체기판에 게이트산화층, 제 1 폴리실리콘층, 절연층과 제 2 폴리실리콘층을 순차적으로 형성하는 단계와, 제 2 폴리실리콘층에 필드산화층의 소정영역을 한정하는 제 1 마스크패턴을 형성하는 단계와, 제 1 마스트패턴을 마스크로 하여 제 1 폴리실리콘층이 노출되도록 제 2 폴리실리콘층과 절연층을 식각하여 상부전극을 형성하는 단계와, 제 1 마스크패턴을 제거하고 제 1 폴리실리콘층 상에 게이트영역을 정의하는 제 2 마스크패턴과 잔류된 제 2 폴리실리콘층을 덮는 제 3 마스크패턴을 형성하는 단계와, 제 2 마스크패턴과 제 3 마스크패턴을 마스크로 하여 제 1 폴리실리콘층을 식각하여 게이트 및 하부전극을 각각 형성하는 단계를 구비한 것이 특징이다.
Description
본 발명은 캐패시터 형성방법에 관한 것으로, 특히 2중 폴리실리콘을 이용한 아날로그 소자의 캐패시터 형성방법에 관한 것이다.
도 1A 내지 도 1D는 종래기술에 따른 캐패시터 제조공정도로, 이하 첨부된 도면을 참조하여 설명하겠다.
도 1A를 참조하면, 반도체기판(100) 상에 소자의 활성영역과 필드영역을 정의하는 필드산화층(102)을 형성한다.
다음에, 필드산화층(102)을 포함한 반도체기판(100) 전표면에 하부전극으로 사용될 불순물이 도핑된 제 1 폴리실리콘층(104)과 절연층(106)을 순차적으로 형성한다. 이때, 제 1 폴리실리콘층(104)은 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 형성하고, 절연층(106)은 제 1 폴리실리콘층(104)의 표면을 열산화시키거나 또는 제 1 폴리실리콘층(104)층 상에 O2를 CVD 방법으로 증착하여 형성한다.
이어서 절연층(106)에 포토레지스트(photoresist)를 도포하고 노광 및 현상에 의해 필드산화막(102)과 대응하는 부분만 남도록 패터닝(patterning)하여 제 1 마스크 패턴(mask pattern : 107)을 형성한다.
도 1B를 참조하면, 제 1 마스크패턴(107)을 마스크로 하여 반도체기판(100) 및 필드산화층(102)이 노출되도록 절연층(106) 및 불순물이 도핑된 제 1 폴리실리콘층(104)을 순차적으로 식각한다.
이 때, 필드산화막(102) 상에 잔류하는 제 1 폴리실리콘층(104)은 하부전극(104-2)으로 캐패시터의 스토리지전극이 되고, 절연층(106)은 유전막이 된다.
도 1C를 참조하면, 제 1 마스크패턴(107)를 제거한다.
다음에, 반도체기판(100) 상에 게이트산화층(108)을 형성한다.
게이트산화층(108) 및 필드산화막(102) 상에 제 1 폴리실리콘층(104)과 절연층(106)을 덮도록 상부전극으로 사용될 불순물이 도핑된 제 2 폴리실리콘층(110)을 CVD 방법으로 증착하여 형성한다.
이때, 게이트산화층(108) 형성 시, 제 1 폴리실리콘층(104)은 절연막(106)이 형성되지 않고 노출된 측면(104-1)도 산화된다.
이어서 제 2 폴리실리콘층(110)에 포토레지스트를 도포한 후, 패터닝하여 게이트영역을 정의하는 제 2 마스크패턴(112)과 잔류된 절연층(106)과 대응하는 부분에 제 3 마스크패턴(114)을 형성한다.
도 1D를 참조하면, 제 2 마스크패턴(112)과 제 3 마스크패턴(114)을 마스크로하여 반도체기판(100) 및 필드산화층(102)이 노출되도록 불순물이 도핑된 제 2 폴리실리콘층(110)을 이방성 식각하여 게이트(110-1)와 캐패시터의 플레이트전극이 되는 상부전극(110-2)을 각각 형성한다.
다음에, 제 2 마스크패턴(112)과 제 3 마스크패턴(114)을 제거한다.
그러나, 종래의 캐패시터 형성방법은 제 2 마스크패턴 및 제 3 마스크패턴을 마스크로 하여 제 2 폴리실리콘층을 제거할 시에, 하부전극의 측면에 제 2 폴리실리콘이 완전히 제거되지 않고 잔류물질이 남는 문제점이 발생된다.
본 발명은 상기의 문제점을 해결하기 위해, 상부전극 형성 시, 하부전극 측면에 상부전극으로 사용될 폴리실리콘의 잔류물질이 남아있지 않는 캐패시터 형성방법을 목적으로 한다.
본 발명은 필드산화층이 형성된 반도체기판에 게이트산화층, 제 1 폴리실리콘층, 절연층과 제 2 폴리실리콘층을 순차적으로 형성하는 단계와, 제 2 폴리실리콘층에 필드산화층의 소정영역을 한정하는 제 1 마스크패턴을 형성하는 단계와, 제 1 마스크패턴을 마스크로 하여 제 1 폴리실리콘층이 노출되도록 제 2 폴리실리콘층과 절연층을 식각하여 상부전극을 형성하는 단계와, 제 1 마스크패턴을 제거하고 제 1 폴리실리콘층 상에 게이트영역을 정의하는 제 2 마스크패턴과 잔류된 제 2 폴리실리콘층을 덮는 제 3 마스크패턴을 형성하는 단계와, 제 2 마스크패턴과 제 3 마스크패턴을 마스크로 하여 제 1 폴리실리콘층을 식각하여 게이트 및 하부전극을 각각 형성하는 단계를 구비한 것이 특징이다.
이하, 첨부된 도면을 참조하여 본 발명을 설명하겠다.
도 1A 내지 도 2D는 종래기술에 따른 캐패시터의 제조공정도이고,
도 2A 내지 도 2D는 본 발명에 따른 캐패시터의 제조공정도이다.
*도면의 주요부분에 대한 부호의 설명*
100, 200 : 반도체기판102, 202 : 필드산화층
106, 208 : 절연층108, 204 : 게이트산화층
107, 112, 114 : 마스크패턴
104, 110, 206, 210 : 불순물이 도핑된 폴리실리콘층
110-1, 206-1 : 게이트
110-2, 210-1 : 상부전극
도 2A 내지 도 2D는 본 발명에 따른 캐패시터의 제조공정도이다.
도 2A를 참조하면, 반도체기판(200) 상에 소자의 활성영역과 필드영역을 정의하는 필드산화층(202)을 형성한다.
다음에, 필드산화층(202)을 포함한 반도체기판(200) 전표면에 게이트산화층(204)과, 불순물이 도핑된 제 1 폴리실리콘층(208)과 절연층(208)과, 불순물이 도핑된 제 2 폴리실리콘층(210)을 순차적으로 형성한다.
이때, 제 1 폴리실리콘층(206)은 CVD 방법으로 증착하여 형성하고, 절연층(208)은 제 1 폴리실리콘층(206)의 표면을 열산화시키거나 또는 제 1 폴리실리콘층(206) 상에 O2를 CVD 방법으로 증착하여 형성한다.
다음에, 불순물이 도핑된 제 2 폴리실리콘층(210)에 포토레지스트를 도포하고노광 및 현상에 의해 필드산화층(202)과 대응하는 부분만 남도록 패터닝하여 제 1 마스크패턴(212)을 형성한다,
도 2B를 참조하면, 제 1 마스크패턴(212)을 마스크로 하여 불순물이 도핑된 제 1 폴리실리콘층(206)이 노출되도록 불순물이 도핑된 제 2 폴리실리콘층(210)과 절연층(208)을 순차적으로 식각한다.
이때, 필드산화막(202) 상에 잔류하는 제 1 폴리실리콘층(210)은 상부전극(210-1)으로 캐패시터의 플레이트전극이 되고, 절연층(208)은 유전막이 된다.
도 2C를 참조하면, 제 1 마스크패턴(212)을 제거한다.
다음에, 상기 구조 전 표면에 포토레지스트를 도포한 후, 패터닝하여 게이트영역을 정의하는 제 2 마스크패턴(214)과 잔류된 제 2 폴리실리콘층(210)을 덮도록 제 3 마스크패턴(216)을 형성한다.
2D를 참조하면, 제 2 마스크패턴(214)과 제 3 마스크패턴(216)을 마스크로 하여 반도체기판(200) 및 필드산화층(202)이 노출되도록 불순물이 도핑된 제 1 폴리실리콘층(206)을 이방성 식각하여 게이트(206-1)와 캐패시터의 하부전극(206-2)인 스토리지전극을 각각 형성한다.
다음에, 제 2 마스크패턴(214)과 제 3 마스크패턴(216)을 제거한다.
상기에서 살펴본 바와 같이, 하부전극 측면에 상부전극을 형성하기 위한 제 2 폴리실리콘의 잔여물질이 남게되지 않게 되는 잇점이 있다.
Claims (1)
- 필드산화층이 형성된 반도체기판에 게이트산화층, 제 1 폴리실리콘층, 절연층과 제 2 폴리실리콘층을 순차적으로 형성하는 단계와,상기 제 2 폴리실리콘층에 상기 필드산화층의 소정영역을 한정하는 제 1 마스크패턴을 형성하는 단계와,상기 제 1 마스트패턴을 마스크로 하여 상기 제 1 폴리실리콘층이 노출되도록 상기 제 2 폴리실리콘층과 상기 절연층을 식각하여 상부전극을 형성하는 단계와,상기 제 1 마스크패턴을 제거하고 상기 제 1 폴리실리콘층 상에 게이트영역을 정의하는 제 2 마스크패턴과 상기 잔류된 제 2 폴리실리콘층을 덮는 제 3 마스크패턴을 형성하는 단계와,상기 제 2 마스크패턴과 상기 제 3 마스크패턴을 마스크로 하여 제 1 폴리실리콘층을 식각하여 게이트 및 하부전극을 각각 형성하는 단계를 구비한 것이 특징인 캐패시터 형성방법.
Priority Applications (1)
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KR1019970017458A KR19980082499A (ko) | 1997-05-07 | 1997-05-07 | 캐패시터 형성방법 |
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KR1019970017458A KR19980082499A (ko) | 1997-05-07 | 1997-05-07 | 캐패시터 형성방법 |
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KR1019970017458A KR19980082499A (ko) | 1997-05-07 | 1997-05-07 | 캐패시터 형성방법 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100873815B1 (ko) * | 2002-07-06 | 2008-12-11 | 매그나칩 반도체 유한회사 | 이미지센서 제조방법 |
-
1997
- 1997-05-07 KR KR1019970017458A patent/KR19980082499A/ko not_active Application Discontinuation
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100873815B1 (ko) * | 2002-07-06 | 2008-12-11 | 매그나칩 반도체 유한회사 | 이미지센서 제조방법 |
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