JPH069221B2 - 半導体素子の形成方法 - Google Patents
半導体素子の形成方法Info
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- JPH069221B2 JPH069221B2 JP23584889A JP23584889A JPH069221B2 JP H069221 B2 JPH069221 B2 JP H069221B2 JP 23584889 A JP23584889 A JP 23584889A JP 23584889 A JP23584889 A JP 23584889A JP H069221 B2 JPH069221 B2 JP H069221B2
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- forming
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、広くフォトリソグラフィによる半導体素子の
製造に関し、特に半導体素子の各領域をつなぐ不要な電
気接点をなくす方法に関する。
製造に関し、特に半導体素子の各領域をつなぐ不要な電
気接点をなくす方法に関する。
Ｂ．従来技術 半導体素子の形成には、基板上で素子の各領域間に必要
な電気接点を設けるとともに、素子の他の領域間の接触
を防ぐことも必要である。このため、たとえばフォトレ
ジストやマスキングが用いられる。ここで電気接点を形
成するため露出される領域はフォトレジストにパターン
化され、パターン化されたフォトレジストを現像するこ
とで下地に必要な領域が露出される。普通この方法で
は、全工程を終えるためマスクを数枚連続して供給する
必要があり、その間、各マスクと前に露光・現像された
部分との正確な位置決めを要する。これにより、最終的
に所要領域だけが露出され、他の領域は保護されるか、
または別にマスキングを要する。しかし、技術が発達
し、素子の小型化に対応できるようになって、積み重ね
（オーバレイ）の許容差を正確に維持するのがますます
困難になっている。その結果、マスク間にわずかな位置
ずれがあっても、領域の中で覆うべき細かい部分すなわ
ち“境界”まで露出する。ここから、電気接点は、たと
えば金属の重ね蒸着によって、所要箇所だけでなく、不
要箇所の露出した境界部分をも接続されることになる。
な電気接点を設けるとともに、素子の他の領域間の接触
を防ぐことも必要である。このため、たとえばフォトレ
ジストやマスキングが用いられる。ここで電気接点を形
成するため露出される領域はフォトレジストにパターン
化され、パターン化されたフォトレジストを現像するこ
とで下地に必要な領域が露出される。普通この方法で
は、全工程を終えるためマスクを数枚連続して供給する
必要があり、その間、各マスクと前に露光・現像された
部分との正確な位置決めを要する。これにより、最終的
に所要領域だけが露出され、他の領域は保護されるか、
または別にマスキングを要する。しかし、技術が発達
し、素子の小型化に対応できるようになって、積み重ね
（オーバレイ）の許容差を正確に維持するのがますます
困難になっている。その結果、マスク間にわずかな位置
ずれがあっても、領域の中で覆うべき細かい部分すなわ
ち“境界”まで露出する。ここから、電気接点は、たと
えば金属の重ね蒸着によって、所要箇所だけでなく、不
要箇所の露出した境界部分をも接続されることになる。
Ｃ．発明が解決しようとする問題点 本発明の主要目的は、フォトリソグラフィによる半導体
素子の製造に適用でき、同一材料（ポリシリコンなど）
の露出した領域がマスクで選択的に覆われ、選択的にマ
スクされた領域との不要な接続を防ぎ、境界のない、い
わゆるボーダーレス接点を設ける方法を提供することに
ある。
素子の製造に適用でき、同一材料（ポリシリコンなど）
の露出した領域がマスクで選択的に覆われ、選択的にマ
スクされた領域との不要な接続を防ぎ、境界のない、い
わゆるボーダーレス接点を設ける方法を提供することに
ある。
Ｄ．問題点を解決するための手段 本発明によれば、不動態材料によって被覆された少なく
とも２つの露出導電領域が存在するような半導体デバイ
ス素子を形成するための方法が提供される。この不動態
材料は、所定のエッチング剤にさらされる。そして、そ
の領域の全部ではない一部の領域が、好適には導電性で
ある材料で覆われ、これがまた、好適には、追加的な導
電性または半導電性領域を被覆する。その後、全ての領
域が、上記所定のエッチング剤にさらされるが、上記不
動態材料がエッチング抵抗性材料で覆われていない領域
のみが除去される。好適には、この時点で、導電性材料
の層が、全ての領域上に付着される。
とも２つの露出導電領域が存在するような半導体デバイ
ス素子を形成するための方法が提供される。この不動態
材料は、所定のエッチング剤にさらされる。そして、そ
の領域の全部ではない一部の領域が、好適には導電性で
ある材料で覆われ、これがまた、好適には、追加的な導
電性または半導電性領域を被覆する。その後、全ての領
域が、上記所定のエッチング剤にさらされるが、上記不
動態材料がエッチング抵抗性材料で覆われていない領域
のみが除去される。好適には、この時点で、導電性材料
の層が、全ての領域上に付着される。
Ｅ．実施例 以下、各図について説明する。まず第１Ａ図ないし第１
Ｆ図は、本発明の実施例の工程を示す概略図である。第
１Ａ図は代表的な半導体製造工程を示す。ここでシリコ
ン基板１０には、不純物拡散すなわちドーピングの領域
１２、１３と、シリコン基板上に形成される半導体素子
のゲート電極になる導電層１４、１５（ポリシリコンが
望ましい）が形成されている。導電層１４、１５は電気
絶縁層（被覆層）１６で覆われている。この絶縁層は酸
化物、窒化物などである。被覆層の形成工程は次のよう
である。ポリシリコン層のパターンがフォトレジストと
酸化物または窒化物のマスクによって形成される。ポリ
シリコンがエッチングされると、マスクと下地のポリシ
リコンだけが残る。ＣＶＤ酸化物蒸着法とＲＩＥエッチ
ング法（ここで説明している方法）により、側壁の絶縁
酸化物が形成される。これらはよく知られた工程であ
る。チップ前面を覆うのが耐エッチング（不動態）層１
８である。これは酸化アルミニウムなどである。この層
は反応性スパッタリングによって形成できる。耐エッチ
ング層１８のそれぞれにガラス・リフローによる平滑化
層２０が形成される。層２０の上にフォトレジスト２２
がある。フォトレジストは従来のようにマスクを通して
露光されて、現像後に開口２４、２５が形成されてい
る。フォトレジストにパターンを形成するためのマスク
は、理想的な条件下では大きさ形状とも正確であり、正
確に位置決めされて、導電層１４と拡散領域１２が露出
され、導電層１５は覆われたまま残る。しかし上述のよ
うに、常にこのような状態が得られるとは限らない。第
１Ａ図ないし第１Ｆ図は、導電層１５がどのように保護
され、導電層１４と拡散領域１２がどのように露出され
て電気接点が形成されるかを示す。
Ｆ図は、本発明の実施例の工程を示す概略図である。第
１Ａ図は代表的な半導体製造工程を示す。ここでシリコ
ン基板１０には、不純物拡散すなわちドーピングの領域
１２、１３と、シリコン基板上に形成される半導体素子
のゲート電極になる導電層１４、１５（ポリシリコンが
望ましい）が形成されている。導電層１４、１５は電気
絶縁層（被覆層）１６で覆われている。この絶縁層は酸
化物、窒化物などである。被覆層の形成工程は次のよう
である。ポリシリコン層のパターンがフォトレジストと
酸化物または窒化物のマスクによって形成される。ポリ
シリコンがエッチングされると、マスクと下地のポリシ
リコンだけが残る。ＣＶＤ酸化物蒸着法とＲＩＥエッチ
ング法（ここで説明している方法）により、側壁の絶縁
酸化物が形成される。これらはよく知られた工程であ
る。チップ前面を覆うのが耐エッチング（不動態）層１
８である。これは酸化アルミニウムなどである。この層
は反応性スパッタリングによって形成できる。耐エッチ
ング層１８のそれぞれにガラス・リフローによる平滑化
層２０が形成される。層２０の上にフォトレジスト２２
がある。フォトレジストは従来のようにマスクを通して
露光されて、現像後に開口２４、２５が形成されてい
る。フォトレジストにパターンを形成するためのマスク
は、理想的な条件下では大きさ形状とも正確であり、正
確に位置決めされて、導電層１４と拡散領域１２が露出
され、導電層１５は覆われたまま残る。しかし上述のよ
うに、常にこのような状態が得られるとは限らない。第
１Ａ図ないし第１Ｆ図は、導電層１５がどのように保護
され、導電層１４と拡散領域１２がどのように露出され
て電気接点が形成されるかを示す。
開口２４、２５で露出したガラス層２０は、低圧（たと
えば約１００ミリＴｏｒｒ以下）のＣＨＦ３＋ＣＯ２ま
たはＣＨ４などの雰囲気中で反応性イオン・エッチング
によってエッチングされる。エッチングは、第１Ｂ図に
示すように、耐エッチング層１８まで進行する。露出し
た耐エッチング層１８は、第１Ｃ図に示すように、低圧
（たとえば１００ミリＴｏｒｒ以下）のＢＣｌ３中で反
応性イオン・エッチングによって除去される。これによ
り、第１Ｃ図に示すように、導電層１４の一部を覆う絶
縁層１６の一部とともに、導電層１５の一端と拡散領域
１２の一部を覆う絶縁層も露出される。ここでは導電層
１４と拡散層の領域１２で電気接点を形成し、導電層１
５は電気的に絶縁状態に保つのが望ましい。このために
は、この後の工程で、第１Ｄ図に２６と示すように、初
めにタングステンなどの導電材を、露出した拡散領域１
２に選択的に被着・成長させればよい。タングステンを
選択的に被着・成長させるには、次のような方法を用い
るのがよい。すなわち、５００℃以下のＷＦ６とＨ２の
ガスを使った低圧（たとえば２００ミリＴｏｒｒ以下）
のタングステンＣＶＤ蒸着法である。
えば約１００ミリＴｏｒｒ以下）のＣＨＦ３＋ＣＯ２ま
たはＣＨ４などの雰囲気中で反応性イオン・エッチング
によってエッチングされる。エッチングは、第１Ｂ図に
示すように、耐エッチング層１８まで進行する。露出し
た耐エッチング層１８は、第１Ｃ図に示すように、低圧
（たとえば１００ミリＴｏｒｒ以下）のＢＣｌ３中で反
応性イオン・エッチングによって除去される。これによ
り、第１Ｃ図に示すように、導電層１４の一部を覆う絶
縁層１６の一部とともに、導電層１５の一端と拡散領域
１２の一部を覆う絶縁層も露出される。ここでは導電層
１４と拡散層の領域１２で電気接点を形成し、導電層１
５は電気的に絶縁状態に保つのが望ましい。このために
は、この後の工程で、第１Ｄ図に２６と示すように、初
めにタングステンなどの導電材を、露出した拡散領域１
２に選択的に被着・成長させればよい。タングステンを
選択的に被着・成長させるには、次のような方法を用い
るのがよい。すなわち、５００℃以下のＷＦ６とＨ２の
ガスを使った低圧（たとえば２００ミリＴｏｒｒ以下）
のタングステンＣＶＤ蒸着法である。
タングステンは拡散領域１２に選択的に蒸着され、第１
Ｄ図のように露出した導体１５の被覆部を完全に覆うよ
うに成長する。ここでタングステン２６は拡散領域１２
に対して電気接点をなすが、上に絶縁層１６が形成され
た導電層１５とは電気的に絶縁される。タングステン２
６は、導電層１５の上の絶縁層１６が露出するのも防
ぐ。これは次の工程で重要な点である。
Ｄ図のように露出した導体１５の被覆部を完全に覆うよ
うに成長する。ここでタングステン２６は拡散領域１２
に対して電気接点をなすが、上に絶縁層１６が形成され
た導電層１５とは電気的に絶縁される。タングステン２
６は、導電層１５の上の絶縁層１６が露出するのも防
ぐ。これは次の工程で重要な点である。
次の工程で、導電層１４を覆う露出した絶縁層１６は、
重ねエッチングによって除去され、導電層１４の表面が
露出し、第１Ｅ図のようになる。エッチングは、先に述
べたように層２０を除去する工程と同じ工程がよい。
重ねエッチングによって除去され、導電層１４の表面が
露出し、第１Ｅ図のようになる。エッチングは、先に述
べたように層２０を除去する工程と同じ工程がよい。
ここで必要に応じて導電層１４が露出される。拡散領域
１２はタングステン２６で覆われている。導電層１５
は、重ねエッチング中にタングステン２６があるため除
去されずに残った絶縁層１６によって電気的に絶縁され
る。次に、第１Ｆ図に示すように、金属２８を重ね蒸着
でき、導電層１４と拡散領域１２の電気接点が得られ
る。これは従来法により、アルミニウム、アルミニウム
合金、その他所望の金属をスパッタリングすることで得
られる。アルミニウムは蒸着後、従来法によりマスクさ
れ、パターンの形成とエッチングを経て導電層が形成さ
れる。
１２はタングステン２６で覆われている。導電層１５
は、重ねエッチング中にタングステン２６があるため除
去されずに残った絶縁層１６によって電気的に絶縁され
る。次に、第１Ｆ図に示すように、金属２８を重ね蒸着
でき、導電層１４と拡散領域１２の電気接点が得られ
る。これは従来法により、アルミニウム、アルミニウム
合金、その他所望の金属をスパッタリングすることで得
られる。アルミニウムは蒸着後、従来法によりマスクさ
れ、パターンの形成とエッチングを経て導電層が形成さ
れる。
本発明のもう一つの実施例を第２Ａ図ないし第２Ｅ図に
示す。第２Ａ図でシリコン基板３０には拡散領域３２、
３４、３６がある。ポリシリコンの導電層３８、４０は
シリコン基板３０上に蒸着される。これらに重なるガラ
ス層４２にはパターンが形成されてフォトレジストによ
ってエッチングされており、第２Ａ図のように開口４
４、４６、４８を持つ、この場合、拡散領域３２、３４
の電気接点と導電層４０を設け、導電層３８の電気接点
は防ぐ必要がある。ここでも導電層３８の一部が露出す
るのは望ましくないが、マスクの位置ずれによって生じ
るものである。
示す。第２Ａ図でシリコン基板３０には拡散領域３２、
３４、３６がある。ポリシリコンの導電層３８、４０は
シリコン基板３０上に蒸着される。これらに重なるガラ
ス層４２にはパターンが形成されてフォトレジストによ
ってエッチングされており、第２Ａ図のように開口４
４、４６、４８を持つ、この場合、拡散領域３２、３４
の電気接点と導電層４０を設け、導電層３８の電気接点
は防ぐ必要がある。ここでも導電層３８の一部が露出す
るのは望ましくないが、マスクの位置ずれによって生じ
るものである。
この実施例で熱酸化物５０は、拡散領域３２、３４上、
および導電層３８、４０上に成長する。これは酸素雰囲
気中で８００℃以下の加熱炉を用いて行われる。この実
施例は、熱酸化物は、ポリシリコン層３８、４０上では
拡散領域３２、３４（それぞれ単結晶）上でよりも３倍
速く成長するという事実に依っている。その結果得られ
る構造を第２Ｂ図に示す。加熱成長した酸化物は反応性
イオン・エッチング（ＲＩＥ）で処理され、エッチング
は、第２Ｃ図に示すように、酸化物が拡散領域３２、３
４から完全に除去された後、ポリシリコン層３８、４０
から除去される前に終わる。ＲＩＥに適した工程は、上
述のように層２０のエッチング工程と同じである。
および導電層３８、４０上に成長する。これは酸素雰囲
気中で８００℃以下の加熱炉を用いて行われる。この実
施例は、熱酸化物は、ポリシリコン層３８、４０上では
拡散領域３２、３４（それぞれ単結晶）上でよりも３倍
速く成長するという事実に依っている。その結果得られ
る構造を第２Ｂ図に示す。加熱成長した酸化物は反応性
イオン・エッチング（ＲＩＥ）で処理され、エッチング
は、第２Ｃ図に示すように、酸化物が拡散領域３２、３
４から完全に除去された後、ポリシリコン層３８、４０
から除去される前に終わる。ＲＩＥに適した工程は、上
述のように層２０のエッチング工程と同じである。
これ以降の処理は上述の例と同じである。タングステン
などの金属５２は選択的に蒸着され、拡散領域３２、３
４上に成長する。第２Ｄに示すように、タングステンが
拡散領域３４に成長することで、導電層３８の端部が覆
われ、タングステンは絶縁酸化物５０によってこの層か
ら絶縁されるが、導電層を覆う酸化物５０上には成長し
ない。導電層４０を覆う酸化物５０は、上述のように層
２０の除去に用いられた重ねＲＩＥエッチングによって
除去される。これは、第２Ｅ図に示すように、タングス
テンによって保護される導電層３８の端部を覆う酸化層
５０に影響しない。次に、アルミニウムなどの金属が、
上述のようにスパッタリングによって重ね蒸着される。
その結果を第２Ｆ図に示す。これにより、導体３４、４
０、３２が接続され、導体３８は保護される。
などの金属５２は選択的に蒸着され、拡散領域３２、３
４上に成長する。第２Ｄに示すように、タングステンが
拡散領域３４に成長することで、導電層３８の端部が覆
われ、タングステンは絶縁酸化物５０によってこの層か
ら絶縁されるが、導電層を覆う酸化物５０上には成長し
ない。導電層４０を覆う酸化物５０は、上述のように層
２０の除去に用いられた重ねＲＩＥエッチングによって
除去される。これは、第２Ｅ図に示すように、タングス
テンによって保護される導電層３８の端部を覆う酸化層
５０に影響しない。次に、アルミニウムなどの金属が、
上述のようにスパッタリングによって重ね蒸着される。
その結果を第２Ｆ図に示す。これにより、導体３４、４
０、３２が接続され、導体３８は保護される。
以上、本発明について詳述したが、その適用範囲内でこ
れを様々に変更することも可能である。
れを様々に変更することも可能である。
Ｆ．発明の要約 本発明は、半導体素子を基板材料上に形成する方法を改
良するものであり、ここで材料の少なくとも２つの領域
が電気的に接続され、これらの領域とは別に、前記材料
の少なくとも１つと同じ材料の少なくとも１つの領域が
電気的に絶縁される。領域はすべて、所定のエッチング
剤によってエッチングできる絶縁材で覆われ、この後、
電気的に絶縁されたまま残る領域が、エッチング剤の影
響を受けない付加材で覆われる。次に、全体にエッチン
グ剤が適用され、絶縁材が露出した各部の付加材が除去
されるが、付加材によって覆われた各部の絶縁材は除去
されない。
良するものであり、ここで材料の少なくとも２つの領域
が電気的に接続され、これらの領域とは別に、前記材料
の少なくとも１つと同じ材料の少なくとも１つの領域が
電気的に絶縁される。領域はすべて、所定のエッチング
剤によってエッチングできる絶縁材で覆われ、この後、
電気的に絶縁されたまま残る領域が、エッチング剤の影
響を受けない付加材で覆われる。次に、全体にエッチン
グ剤が適用され、絶縁材が露出した各部の付加材が除去
されるが、付加材によって覆われた各部の絶縁材は除去
されない。
Ｇ．発明の効果 上述のように、本発明は、フォトリソグラフィによる半
導体素子の製造に適用でき、ポリシリコンなど同一材料
の露出領域を選択的にマスクして、選択的にマスクされ
た領域との不要な接触を防ぐことで、いわゆるボーダー
レス接点を形成する方法を提供するものである。
導体素子の製造に適用でき、ポリシリコンなど同一材料
の露出領域を選択的にマスクして、選択的にマスクされ
た領域との不要な接触を防ぐことで、いわゆるボーダー
レス接点を形成する方法を提供するものである。
第１Ａ図ないし第１Ｆ図は、本発明により、半導体チッ
プ上の所要領域を選択的に保護する工程の流れを示す多
少簡略化した断面図である。 第２Ａ図ないし第２Ｆ図は、本発明の実施例である第１
Ａ図ないし第１Ｆ図に似た工程の流れを示す多少簡略化
した断面図である。 １２、１３・・・拡散領域、１４、１５・・・導電層、
１６・・・絶縁層、１８・・・耐エッチング層、２６・
・・金属（タングステン）。
プ上の所要領域を選択的に保護する工程の流れを示す多
少簡略化した断面図である。 第２Ａ図ないし第２Ｆ図は、本発明の実施例である第１
Ａ図ないし第１Ｆ図に似た工程の流れを示す多少簡略化
した断面図である。 １２、１３・・・拡散領域、１４、１５・・・導電層、
１６・・・絶縁層、１８・・・耐エッチング層、２６・
・・金属（タングステン）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カーター・ウエリング・カンタ アメリカ合衆国ヴアーモント州コルチエス ター、グランドビユー・ロード（番地な し) (72)発明者 チヤールズ・ウイリアム・コーバーガー、 サード アメリカ合衆国ヴアーモント州エセツク ス・ジヤンクシヨン、ビツクスバイ・ヒ ル・ロード20番地 (72)発明者 ステイブン・エリンウツド・リユース アメリカ合衆国ヴアーモント州カンブリツ ヂ、ボツクス580、アール・アール１番地 (72)発明者 デイル・ジヨナーサン・パーソン アメリカ合衆国ニユーヨーク州カーメル、 ハートン・ロード、アール・デイー11番地
Claims (2)
- 【請求項１】基板材料上に半導体素子を形成し、所定エ
ッチング剤によってエッチングされる不動態材料によっ
て少なくとも２つの露出領域が覆われる方法であって、 前記露出領域のすべてではなく所定の一領域の少なくと
も一部に、エッチング剤の影響を受けない材料を選択的
に蒸着し、この後、全領域に前記エッチング剤を適用
し、これによって前記の耐エッチング剤のない前記領域
だけをエッチングする工程を有する、半導体素子の形成
方法。 - 【請求項２】半導体基板の露出面上に複数のゲート電極
が位置し、複数のゲート電極はそれぞれ側壁が絶縁スペ
ーサによって、上面が絶縁キャップによってそれぞれ覆
われる前記半導体基板にボーダーレス接点を形成する方
法であって、 （ａ）基板の露出面上に不動態層を形成する工程と、 （ｂ）前記不動態層の所定部分をエッチングして、複数
のゲート電極のうち所定電極の絶縁キャップと、複数の
ゲート電極のそれぞれに隣接する基板領域とを露出させ
る工程と、 （ｃ）前記基板の露出領域と、隣接するゲート電極上の
絶縁キャップ上に第１の導体を選択的に形成する工程
と、 （ｄ）基板をエッチング剤で処理することで、前記第１
導体を大きくエッチングせずに露出した絶縁キャップを
除去して、複数のゲート電極のうち前記所定電極を露出
させる工程と、 （ｅ）第２の導体を前記の複数の電極のうち所定電極上
に形成する工程を有する、 半導体素子の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US25463388A | 1988-10-07 | 1988-10-07 | |
| US254633 | 1988-10-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02117153A JPH02117153A (ja) | 1990-05-01 |
| JPH069221B2 true JPH069221B2 (ja) | 1994-02-02 |
Family
ID=22965021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23584889A Expired - Lifetime JPH069221B2 (ja) | 1988-10-07 | 1989-09-13 | 半導体素子の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0362571A3 (ja) |
| JP (1) | JPH069221B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5010039A (en) * | 1989-05-15 | 1991-04-23 | Ku San Mei | Method of forming contacts to a semiconductor device |
| TW368731B (en) * | 1997-12-22 | 1999-09-01 | United Microelectronics Corp | Manufacturing method for self-aligned local-interconnect and contact |
| US6245651B1 (en) * | 2000-01-12 | 2001-06-12 | Intenational Business Machines Corporation | Method of simultaneously forming a line interconnect and a borderless contact to diffusion |
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1989
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- 1989-09-13 JP JP23584889A patent/JPH069221B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
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