KR100261993B1

KR100261993B1 - 메탈라인을 이용한 캐패시터 제조방법

Info

Publication number: KR100261993B1
Application number: KR1019930000640A
Authority: KR
Inventors: 신봉조
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1993-01-20
Filing date: 1993-01-20
Publication date: 2000-07-15

Abstract

본 발명은 폴리실리콘을 사용하지 않고 메탈을 사용하여 캐패시터를 제조하는 캐패시터 제조 방법에 관한 것으로, 기판상에 필요한 회로요소를 형성한 다음, 메탈배선을 형성하기 위하여 전면에 층간 절연막과 표면 평탄화층을 차례로 형성하는 단계와, 평탄화층위에 메탈을 증착하고 메탈라인으로 패터닝하는 단계와, 전면에 상기 메탈을 둘러싸도록 절연막을 증착하는 단계와, 전면에 고유전 물질을 데포지션하고 캐패시터를 형성할 메탈라인사이에만 고유전 물질을 남기도록 사진식각공정으로 고유전 물질을 식각하는 단계와, 전면에 보호막을 형성하는 단계를 포함하여서된다.

고유전 물질로는 글리세린을 사용한다.

Description

메탈 라인을 이용한 캐패시터 제조방법

제1도 및 제2도는 종래 캐패시터의 또 다른 제조 공정을 설명하기 위한 단면도.

제3도는 본 발명의 캐패시터 제조 공정을 설명하기 위한 단면도.

제4도는 본 발명을 설명하기 위한 도면이다.

* 도면의 주요 부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 게이트 산화막

3 : 필드 산화막 4 : 폴리 실리콘

5, 7 : 층간 절연막 8 : BPSG

9 : 메탈 10 : 산화막

11 : 질화막 12 : 글리세린

본 발명은 아날로그회로에 사용되기에 적합한 메탈라인을 이용한 캐피시터 제조 방법에 관한 것이다.

종래의 캐패시터 제조 방법에는 첫째, 정션 캐패시터(JUNCTION CAPACITOR)를 이용하는 방법과 둘째, 박막 산화막을 사용하여 트랜치(TRENCH) 또는 스택(STACK)형으로 제조하는 방법과 셋째, 후막 산화막을 층간 절연막으로 사용하여 캐패시터를 제조하는 방법이 있다.

도 1와 도 2는 종래의 제조방법으로 제작된 박막 산화막을 이용하는 스택형 캐패시터의 일부 단면을 나타낸 것이다.

도 1의 경우는 액티브 영역상에서의 캐패시터를 제조하는 방법으로서 간단히 설명하면 다음과 같다.

먼저, 실리콘 기판(1)상에 액티브 영역과 필드 영역을 한정(DEFINE)하기 위하여 게이트 산화막(2)을 형성한 상태에서 필드 산화막(3)을 성장시킨다.

다음에 캐패시터의 하부 전극을 형성하기 위하여 액티브영역의 소정부위에 이온주입을 실시하여 캐패시터의 하부전극으로 확산영역을 형성한다.

그리고 게이트산화막(2)위에 캐패시터의 상부 전극을 형성하기 위하여 폴리실리콘(4)을 증착한다.

이어서 전면에 층간 절연막(예를들어 LTO(저온 산화막)또는 HLD(고온 저압 증착에 의한 산화막)(7)과 표면 평탄화를 위한 BPSG(8)를 차례로 증착하고 습식식각(WET ETCH)과 건식식각(DRY ETCH)방법으로 층간 절연막(7)과 BPSG(8)를 선택적으로 제거한다.

다음에 메탈(9)을 증착하여 패터닝하고 전면에 보호막으로 산화막(10)과 질화막(11)을 형성한다. 이러한 방법으로 제작된 캐패시터는 확산영역과 폴리실리콘 사에 형성된다.

또 하나의 방법으로 도 2의 경우는 필드 영역상에서의 캐패시터를 제조하는 방법인데 간단히 설명하면 다음과 같다.

먼저, 실리콘 기판(21)상에 액티브 영역과 필드 영역을 한정(DEFINE)하기 위하여 게이트 산화막(22)을 형성한 상태에서 필드 산화막(23)을 성장시킨다.

다음에 캐패시터의 하부 전극을 형성하기 위하여 전면에 제1폴리실리콘(24)을 증착하고 사진 식각 공정에 의해 패터닝(PATTERNING)하므로 필드 산화막(23)상에만 제1폴리실리콘(24)이 남게한다.

그리고 제1폴리실리콘(24)을 절연막(25)으로 덮고 상부 전극을 형성하기 위하여 제2폴리실리콘(26)을 증착한 후 사진식각 공정에 의해 패터닝한다.

다음에 메탈(9)을 증착하여 패터닝하고 전면에 보호막으로 산화막(10)과 질화막(11)을 형성한다.

그러나 상기와 같은 종래의 캐패시터 제조 방법에 있어서는 캐패시터 전극을 형성하기 위하여 반드시 전도체증으로 확산영역이나 폴리실리콘(4)(6)을 사용하기 때문에 토포로지(TOPOLOGY)가 불량하게 되고 칩 크기가 커지게 되는 결점이 있다.

본 발명은 이와같은 종래의 결점을 해결하기 위한 것으로 별도의 폴리실리콘을 사용하지 않고 메탈라인을 이용하여 캐패시터를 제조할 수 있는 방법을 제공하는데 그 목적이 있다.

이와같은 목적을 달성하기 위한 본 발명은 평탄화층위에 한쌍의 메탈라인을 형성하고 이들 메탈라인 사이에 고유전율을 갖는 글리세린을 형성하여 캐패시터를 제조하는데 특징이 있다.

본 발명의 실시예를 첨부된 도면을 참고로 하여 상세히 설명하면 다음과 같다.

먼저, 도 3는 본 발명의 캐패시터 제조를 위한 공정 단면을 나타낸 것으로 실리콘 기판(31)상에 게이트 산화막(32), 필드 산화막(33), 폴리실리콘(34), 확산영역 등을 형성하여 필요한 회로요소를 종래 방법과 같이 형성하고, 웨이퍼의 전면에 층간 절연막(예를들어 LTO 또는 HLD)(37)과 표면 평탄화용 BPSG(38)를 차례로 형성한다.

이와같은 상태에서 전면에 메탈(39)을 증착하고, 사진식각공정으로 메탈라인을 패터닝한 다음, 메탈라인(39)을 둘러싸도록 전면에 절연막(예: 1000A 정도의 산화막)(40)를 증착한다.

그리고 고유전물질인 글리세린(42)을 전면에 도포하고 원하는 캐패시터를 만들기위해 사진식각공정을 실시하여 소정부위의 메탈라인(39) 사이에 만 글리셀린(42)이 남도록 한다 즉, 다른 메탈라인 사이에는 캐패시터가 형성되지 않도록 하기 위하여 습식식각으로 글리세린만을 제거한다. 다음에 전면에 보호막인 질화막(41)을 형성한다.

이상에서 설명한 바와같은 본 발명에 의하면 종래와 같이 캐패시터를 형성하기 위한 별도의 폴리실리콘을 사용하지 않고도 도 4와 같이 메탈(39)라인과 고유전물질인 글리세린(42)을 사용하여 캐패시터를 제조 할 수 있어 토포로지를 향상시킬 수 있을 뿐만 아니라 칩 크기를 줄 일 수 있는 효과가 있다.

Claims

기판상에 필요한 회로요소를 형성한 다음, 메탈배선을 형성하기 위하여 전면에 층간 절연막과 표면 평탄화층을 차례로 형성하는 단계와, 상기 평탄화층위에 메탈을 증착하고 메탈라인으로 패터닝하는 단계와, 전면에 상기 메탈을 둘러싸도록 절연막을 증착하는 단계와, 전면에 고유전 물질을 데포지션하고 캐패시터를 형성할 메탈라인사이에만 고유전 물질을 남기도록 사진식각공정으로 고유전 물질을 식각하는 단계와, 전면에 보호막을 형성하는 단계를 포함하여서된 것을 특징으로하는 메탈라인을 이용한 캐패시터 제조방법.
제1항에 있어서, 고유전 물질로는 글리세린을 사용하는 것을 특징으로하는 메탈라인을 이용한 캐패시터 제조방법