IT9020416A1 - Dispositivo a semiconduttore e relativo metodo di fabbricazione - Google Patents
Dispositivo a semiconduttore e relativo metodo di fabbricazioneInfo
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Description
Descrizione dell'invenzione industriale avente per titolo: "DISPOSITIVO A SEMICONDUTTORE E RELATIVO METODO DI FABBRICA-ZIONE"
DESCRIZIONE DELL'INVENZIONE
La presente invenzione si riferisce ad un dispositivo a semiconduttore e ad un relativo metodo di fabbricazione, e in particolare ad un condensatore del tipo combinato a sovrapposizione e a canale e ad un relativo metodo di fabbricazione.
Poiché cresce la richiesta e l'uso di dispositivi di memoria, è sempre più importante sviluppare dispositivi di memoria a grande capacità. E' anche ugualmente importante minimizzare l'area del semiconduttore richiesta per tali dispositivi di memoria, aumentando così la densità di componenti. Considerevoli progressi sono stati raggiunti nell'aumentare la densità di DRAM (memoria ad accesso dinamica causale) producendo una cella di memoria individuale avente un singolo condensatore ed un singolo transistore. Per incrementare ulteriormente la densita di integrazione, questa cella di memoria è stata convertita dalla struttura di cella di condensatore del tipo planare tradizionale a strutture di cella di condensatore tridimensionale del tipo a sovrapposizione e del tipo a canale. Nella produzione di condensatori del tipo a canale viene impiegata un'incisione anisotropica per produrre sottili canali sulla superficie del substrato. Le risultanti pareti laterali dei canali sono utilizzate come regione del condensatore, provvedendo così una grande capacità in una regione ristretta. Tuttavia, il condensatore convenzionale del tipo a canale presenta diversi inconvenienti che si verificano probabilmente durante la riduzione del lavoro, comprendentì piccoli errori risultanti da particelle e corrente dispersa tra i canali.
Dall'altro lato, un condensatore a sovrapposizione è fabbricato sovrapponendo un condensatore su un substrato di silicio. Il condensatore del tipo a sovrapposizione è vantaggioso perchè piccoli errori sono minimizzati a causa di una piccola regione di diffusione, e il processo di fabbricazione è relativamente semplice. Tuttavia, è difficile formare un film dielettrico per condensatori del tipo a sovrapposizione.
Inoltre, il condensatore del tipo a sovrapposizione presenta un problema di copertura a gradino dovuto alla struttura sovrapposta del condensatore su di un transistore.
Per impiegare strutture di cella di condensatore tridimensionali in dispositivi di memoria UVLSI, è stato proposto un condensatore topograficamente del tipo a sovrapposizione o un condensatore del tipo combinato a sovrapposizione e a canale. Il procedimento di fabbricazione convenzionale dei condensatori del tipo combinato a sovrapposizione e a canale è illustrato nelle figure da 1A a li) e sarà descritto qui di seguito in dettaglio.
Come illustrato nella figura 1A, una regione attiva è definita facendo crescere uno strato 101 di ossido di campo su un substrato semiconduttore 100. Un elettrodo porta 2, una regione di sorgente 3 e una regione di collettore 4 di un transistore, che è una parte della cella di memoria, sono formati sulla regione attiva. Un primo strato conduttivo 5 (per esempio, uno strato di silicio policristallino drogato con impurità) è formato sullo strato 101 di ossido di campo, così che è collegato con un elettrodo porta di una cella di memoria disposta adiacente a qualsiasi porzione predeterminata dello strato 101 di ossido di campo.
Uno strato isolante 6 viene quindi formato sulla superficie dell'intera struttura prima descritta.
Un canale 10 viene inciso tra lo strato 101 di ossido di campo e l'elettrodo porta 2 e attraverso lo strato isolante 6. I bordi aguzzi del canale 6 vengono quindi arrotondati. Uno strato di ossido sacrifiziale 11, avente uno spessore di 100 A — 1000 A, viene formato su entranti i lati interni del canale e lo strato isolante 6 per minimizzare qualsiasi dam o che potrebbe essere occorso durante la formazione del canale 10.
Come illustrato nella figura 1D, lo strato di ossida sacrifiziale 11 viene rimosso, e un secondo strato conduttivo 12 (per esempio, uno strato di silicio policristallino drogato con impurità) viene formato su entrambi i lati interni del canale 10 e lo strato isolante 6. Il secondo strato conduttivo 12 ha uno spessore di 500 A — 3000 À e è usato come un primo elettrodo del condensatore.
Una maschera o tecnica fotoresistiva viene quindi eseguita sul secondo strato conduttivo 12 per formare un disegno fotoresistivo 20.
Nella figura 1C, il secondo strato conduttivo 12 è inciso secondo il disegno fotoresistivo 20 per formare un primo disegno di elettrodo 12a. Un film dielettrico 13 viene quindi formato per coprire la superficie del primo disegno di elettrodo 12a.
Cane illustrato in figura 1D, un terzo strato conduttivo 14 (per esempio, uno strato di silicio policristallino drogato con impurità) viene formato sull'intera struttura.
Il terzo strato conduttivo 14 è usato come un secondo elettrodo del condensatone, completando così il condensatore convenzionale del tipo combinato a sovrapposizione e a canale.
Tuttavia, il metodo di fabbricazione convenzionale descritto sopra presenta inconvenienti che riducano l'efficienza della cella di condensatore. Poiché il primo disegno di elettrodo è formato mediante un processo di fotoincisione, sotto-prodotti (principalmente, polimeri con atomi di carbonio quali elementi principali) prodotti durante il processo di fotoincisione aderiscono sulle pareti laterali del canale, provocando una formazione non uniforme del film dielettrico, inoltre, quando il condensatore è completato dal deposito del terzo strato conduttivo sul film dielettrico non uniforme, le caratteristiche elettriche del condensatore vengono aggravate, danneggiando così l'affidabilità del condens atore .
E' quindi un oggetto della presente invenzione di provvedere un condensatore avente una struttura del tipo combinato a sovrapposizione e a canale, in cui, per superare i problemi descritti sopra delle tecniche convenzionali, un secondo strato conduttivo, un film dielettrico e un terzo strato conduttivo sono sovrapposti continuamente sia internamente al canale che sul transistore per formare un disegno di condensatore. Un quarto strato conduttivo viene quindi formato sulla sannita e isolato dal secondo strato conduttivo del disegno di condensatore.
Un altro scopo della presente invenzione è di provvedere un metodo di fabbricazione che produca efficientemente il condensatore avente la struttura su menzionata.
Per raggiungere gli scopi suddetti, il condensatore del tipo combinato a sovrapposizione e a canale e il metodo per fabbricare questo condensatore sono come segue. Uno strato di ossido di campo viene formato selettivamente per definire una regione attiva su un substrato semiconduttore del tipo di prima conduttività. Uh transistore avente un elettrodo porta isolato elettricamente, una regione di sorgente e una regione di collettore sono formati sulla regione attiva del substrato semiconduttore. Un primo strato conduttivo viene formato sullo strato di ossido di campo e è collegato con un elettrodo porta di una cella di memoria disposta adiacente a qualsiasi porzione predeterminata dello strato di ossido di campo. Un canale viene formato nel substrato semiconduttore e all'interno della regione sorgente. Un primo strato isolante isola l'elettrodo porta del transistore e il primo strato conduttivo. Un secondo strato conduttivo è depositato internamente al canale e sul primo strato isolante. Un film dielettrico è formato sul secondo strato conduttivo, seguito da un terzo strato conduttivo. Il secondo strato conduttivo, il film dielettrico e il terzo strato conduttivo sono formati in un modo successivo e continuo e un secondo strato isolante è formato lungo le loro pareti interne. Infine, un quarto strato conduttivo viene depositato per coprire sia il terzo strato conduttivo che il secondo strato isolante.
Gli scopi suddetti e altri vantaggi della presente invenzione saranno più apparenti dalla descrizione dettagliata della realizzazione preferita della presente invenzione con riferimento ai disegni annessi, in cui:
- le figure da 1A a 1D mostrano il procedimento di fabbricazione del condensatore convenzionale del tipo a sovrapposizione e a canale;
- la figura 2 mostra una sezione del condensatore del tipo combinato a sovrapposizione e a canale in accordo alla presente invenzione;
- le figure da 3A a 3F mostrano una realizzazione del procedimento di fabbricazione del condensatore del tipo combinato a sovrapposizione e a canale in accordo alla presente invenzione;
- le figure da 4A a 4D mostrano un'altra realizzazione del procedimento di fabbricazione del condensatore del tipo combinato a sovrapposizione e a canale in accordo alla presente invenzione.
Il condensatore del tipo combinato a sovrapposizione e a canale in accordo alla presente invenzione mostrato nella figura 2 presenta uno strato 101 di ossido di carpo formato selettivamente su un substrato semiconduttore 100 del tipo di prima conduttività, per definire una regione attiva. Un elettrodo porta 2 è posizionato nella regione attiva in un modo isolato elettricamente ed è centrato tra una regione sorgente 3 e una regiaie di collettore 4 formata sul substrato conduttore 100. Un primo strato conduttivo 5 è formato sullo strato 101 di ossido di campo e è collegato con un elettrodo porta di una cella di memoria disposta adiacente a qualsiasi porzione predeterminata dello strato 101 di ossido di campo. Uno strato isolante di porta 6a è formato sia sull'elettrodo porta 2 che sul primo strato conduttivo 5, e uno strato 6b bloccante l'incisione copre lo strato isolante di porta 6a. Un canale 10 è formato tra la regione di sorgente 3 e lo strato 101 di ossido di campo. Un secondo strato conduttivo 12 è formato sia internamente al canale 10 che su una parte dello strato 6b bloccante l'incisione. Un film dielettrico 13 è disposto sul secondo strato conduttivo 12 seguito da un terzo strato conduttivo 14. Un secondo strato isolante 19 è situato lungo le pareti interne del secondo strato conduttivo 12, il film dielettrico 13 e il terzo strato conduttivo 14, e un quarto strato conduttivo copre sia il terzo strato conduttivo 14 che il secondo strato isolante 19.
Le figure da 3A a 3F sono viste in sezione mostranti sequenzialmente una realizzazione di un metodo per fabbricare il condensatore del tipo combinato a sovrapposizione e a canale in accordo alla presente invenzione.
Nella figura 3A, uno strato 101 di ossido di campo viene fatto crescere mediante un procedimento di ossidazione selettiva sul substrato semiconduttore 100 del tipo di prima conduttività per definire una regione attiva. Uno strato 1 di ossido di porta, avente vino spessore di 100 A — 200 A è formato nella regione attiva. Un elettrodo porta 2 (per esempio, uno strato di silicio policristallino drogato con impurità) viene quindi formato sullo strato 1 di ossido di porta. Un primo strato conduttivo 5 (per esempio, uno strato di silicio policristallino drogato con impurità) viene formato sullo strato 101 di ossido di campo in modo che esso sia collegato ad un elettrodo porta (non mostrato) della cella di memoria disposta adiacente a qualsiasi porzione predeterminata dello strato 101 di ossido di cairpo. Il primo strato conduttivo 5 può essere formato simultaneamente all'elettrodo porta 2.
Una regione sorgente 3 e una regione di collettore 4 vengano impiantate sulla superficie del substrato semiconduttore lungo rispettivi lati dell'elettrodo porta 2. Un primo strato isolante 6 viene formato sull'intera superficie della struttura sopra descritta. Il primo strato isolante 6 può comprendere solo uno strato isolante di porta 6, o una combinazione di uno strato isolante di porta 6a e uno strato 6b bloccante l'incisione (come mostrato nella figura 3A).
Un canale 10 viene inciso nel substrato semiconduttore usando una maschera che copre una parte della regione di sorgente 3 e lo strato 6b bloccante l'incisione.
Le porzioni ad angoli vivi del canale 10 vengono arrotondate, e allo stesso tempo, viene formato uno strato di ossido 11 di uno spessore di 200 A — 1000 A sia internamente al canale 10 che sullo strato 6b bloccante l'incisione per rimuovere i danni sulla superficie del substrato semiconduttore, occorsi durante la formazione del canale 10. Lo strato 6b bloccante l'incisione può essere utilizzato quale maschera per definire il canale 10.
Cerne illustrato nella figura 3B, lo strato 11 di ossido sacrifiziale viene rimosso, e un secondo strato conduttivo 12 (per esempio, uno strato di silicio policristallino drogato con impurità) avente uno spessore di 500 A — 3000 A viene mostrato per fungere da primo elettrodo del condensatore. Un film dielettrico 13 viene quindi formato sul secondo strato conduttivo 12, seguito da un terzo strato conduttivo 14 (per esempio, uno strato di silicio policristallino drogato con impurità) avente uno spessore di 100 A — 3000 A che funziona come secondo strato del secondo elettrodo del condensatore. Il secondo strato conduttivo 12, il film dielettrico 13, e il terzo strato 14 sono formati in un modo successivo e continuo.
La figura 3C illustra un procedimento per formare un disegno fotoresistivo 30. Un rivestimento di materiale fotoresistivo viene applicato sul terzo strato conduttivo 14 e quindi esposto sotto una maschera. Il risultante disegno fotoresistivo 30 copre porzioni dell'elettrodo porta 2 e il primo strato conduttivo 5.
Come illustrato nella figura 3D, la struttura è soggetta ad un procedimento di incisione in cui il terzo strato conduttivo 14, il film dielettrico 13 e il secondo strato conduttivo 12 sono simultaneamente incisi per formare il disegno di condensatore 18. Durante il procedimento di incisione, l'elettrodo porta 2, il primo strato conduttivo 5 e lo strato 101 di ossido di campo sono protetti dallo strato 6b bloccante l'incisione (o dallo strato isolante 6a di porta se lo strato 6b bloccante l'incisione non è utilizzato).
Nella figura 3E, un secondo strato isolante, quale uno strato LTO (ossido a bassa temperatura) o uno strato HTO (ossido ad alta temperatura), viene depositato sull'intera superficie della struttura. Questo secondo strato isolante viene quindi assoggettato ad un processo di retro incisione per formare distanziatori 19 delle pareti laterali lungo le pareti laterali del disegno di condensatore 18. I distanziatori laterali 19 isolano il primo e il secondo elettrodo del condensatore.
Nella figura 3F, un quarto strato conduttivo 15 (per esempio, uno strato di silicio policristallino drogato con impurità) viene depositato sulla struttura. Il quarto strato conduttivo 15 funziona come il secondo strato del secondo elettrodo del condensatore.
Le figure da 4A a 4D illustrano un'altra realizzazione di un metodo per fabbricare il condensatore del tipo combinato a sovrapposizione e a canale in accordo alla presente invenzione. Il procedimento di fabbricazione che precede la figura 4A è identico a quello descritto in relazione alle figure 3A e 3B ed è quindi emesso.
In figura 4A, un sottile secondo strato 16 bloccante l'incisione, comprendente uno strato LTO o uno strato HTO, è depositato sul terzo strato conduttivo 14. Un quinto strato conduttivo 17 (per esempio, uno strato di silicio policristallino drogato con impurità) viene quindi formato sul secondo strato 16 bloccante l'incisione. In questo modo, viene prevenuta qualsiasi possibile cavità che potrebbe essere formata nel canale 10.
Dopo la formazione del quinto strato conduttivo 17, un procedimento di retro incisione è eseguito fino a che il secondo strato 16 bloccante l'incisione è esposto, per provvedere una superficie planare. Il secondo strato 16 bloccante l'incisione viene quindi rimosso da un BOE (fluido di incisione dell'ossido tamponato).
Dopo di ciò, un rivestimento di materiale fotoresistivo viene applicato alla struttura, esposto sotto una maschera e sviluppato per formare un disegno fotoresistivo 40 che copre una porzione dell'elettrodo porta 2 e una porzione del primo strato conduttivo 5.
Le fasi rimanenti mostrate nelle figure 4C e 4D sono identiche a quelle mostrate nelle figure 3D e 3F.
Nella fabbricazione del condensatore della presente invenzione, il secondo strato conduttivo usato come primo elettrodo del condensatore, il film dielettrico e il terzo strato conduttivo usato come primo strato del secondo elettrodo del condensatore vengono depositati successivamente e continuamente. Solo dopo la formazione di questi tre strati viene applicato il procedimento di fotoincisione per formare il disegno del condensatore. Concordemente, il film dielettrico non viene esposto. Quindi, contrariamente ai metodi convenzionali, viene evitata la formazione di sottoprodotti durante la formazione del disegno del primo elettrodo, e è ottenuto un film dielettrico uniforme.
Inoltre, il secondo strato bloccante l'incisione e il quinto strato conduttivo possono essere successivamente formati sul terzo strato conduttivo usato come primo strato del secondo elettrodo del condensatore. In accordo a questo metodo, può essere prevenuta una cavità formata all'interno del canale durante la formazione del terzo strato conduttivo.
In accordo ai metodi della presente invenzione, possono essere ottenute caratteristiche elettriche e affidabilità di un condensatore del tipo combinato a sovrapposizione e a canale. E' da intendersi che l'invenzione non è limitata alla realizzazione descritta, ma che essa copre diverse modifiche e disposizioni equivalenti comprese nello spirito e scopo delle rivendicazioni che seguono.
Claims (15)
- RIVENDICAZIONI 1. Un dispositivo semiconduttore comprendente: - uno strato di ossido di carpo formato selettivamente su un substrato semiconduttore del tipo di prima conduttività per definire una regione attiva; - un elettrodo porta isolato elettricamente su detta regione attiva; - una regione di sorgente e una regione di collettore formate su detto substrato semiconduttore e a rispettivi lati di detto elettrodo porta; - un primo strato conduttivo formato su qualsiasi porzione predeterminata di detto strato di ossido di carpo, in cui detto primo strato conduttivo è collegato con un elettrodo porta di una cella di memoria adiacente; - un canale formato in detto substrato semiconduttore e all'interno di detta regione di sorgente; - un primo strato isolante per isolare detto elettrodo porta e detto primo strato conduttivo; - un secondo strato conduttivo disposto internamente a detto canale e su detto primo strato isolante; - un film dielettrico formato su detto secondo strato conduttivo; - un terzo strato conduttivo formato su detto film dielettrico; - un secondo strato isolante disposto lungo le pareti laterali di detto secondo strato conduttivo detto film dielettrico e detto terzo strato conduttivo; e - un quarto strato conduttivo formato sia su detto terzo strato conduttivo che su detto secondo strato isolante.
- 2. Dispositivo semiconduttore secondo la rivendicazione 1, detto primo strato isolante comprendendo uno strato isolante di porta e uno strato bloccante l'incisione, in cui detto strato bloccante l'incisione è disposto su detto strato isolante di porta per definire detto canale.
- 3. Dispositivo semiconduttore secondo la rivendicazione 1, in cui detto secondo strato isolante è provvisto di un distanziatore laterale.
- 4. Dispositivo semiconduttore secondo la rivendicazione 1, in cui detto primo, secondo, terzo e quarto strato conduttivo comprendono ciascuno uno strato di silicio policristallino drogato con impurità.
- 5. Dispositivo semiconduttore secondo la rivendicazione 1, comprendente inoltre uno strato bloccante l'incisione e un quinto strato conduttivo formati rispettivamente su una porzione centrale di detto terzo strabo conduttivo, in cui detto terzo strato conduttivo, detto strato bloccante l'incisione e detto quinto strato conduttivo formano una superficie sostanzialmente planare.
- 6. Dispositivo semiconduttore secondo la rivendicazione 5, in cui detto strato bloccante l'incisione comprende uno di uno strato LTO e uno strato HTO.
- 7. Dispositivo semiconduttore secondo la rivendicazione 5, in cui detto quinto strato conduttivo comprende uno strato di silicio policristallino drogato con impurità.
- 8. Un metodo per la fabbricazione di un dispositivo semiconduttore comprendente le fasi di: - formare uno strato di ossido di campo su un substrato semicondottore del tipo di prima conduttività per definire ima regione attiva; - formare un elettrodo porta, una regione di sorgente e una regione di collettore di un transistore su detta regione attiva; - formare un primo strato conduttivo su qualsiasi porzione predeterminata di detto strato di ossido di campo; - formare un primo strato isolante su detto transistore e detto primo strato conduttivo; - formare un canale in detto substrato semiconduttore, tra detto strato di ossido di campo e detto elettrodo porta; - depositare un secondo strato conduttore, un film dielettrico e un terzo strato conduttore internamente a detto canale e detto primo strabo isolante in un modo continuo; - incidere porzioni di detto secondo strato conduttivo, detto film dielettrico e detto terzo strato conduttivo per definire così un disegno di condensatore; - formare un secondo strato isolante lungo pareti laterali di detto disegno di condensatore ; e - formare un quarto strato conduttivo su almeno detta terza regione conduttiva e detto secondo strato isolante.
- 9. Metodo per fabbricare un dispositivo semiconduttore secondo la rivendicazione 8, comprendente altresì i passi di formare uno strato bloccante l'incisione su detto primo strato isolante per definire detto canale.
- 10. Metodo per fabbricare un dispositivo semiconduttore secondo la rivendicazione 8, comprendente altresì i passi di depositare uno strato bloccante l'incisione e un quinto strato conduttivo rispettivamente su detto terzo strato conduttivo, e planarizzare per esporre detto strato bloccante l'incisone.
- 11. Metodo per fabbricare un dispositivo semiconduttore secondo la rivendicazione 10, in cui detto strato bloccante l'incisione «riprende uno di uno strato LTO e uno strato HTO.
- 12. Metodo per fabbricare un dispositivo semiconduttore secondo la rivendicazione 10, in cui detta fase di planarizzazione è eseguita mediante un processo di retro incisione.
- 13. Metodo per la fabbricazione di un dispositivo semiconduttore secondo la rivendicazione 10, comprendente inoltre la fase di rimozione di detto strato esposto bloccante l'incisione mediante detta fase di planarizzazione applicando un BOE.
- 14. Metodo per fabbricare un dispositivo semiconduttore secondo la rivendicazione 8, in cui detta formazione di detto secondo strato isolante è ottenuta mediante un processo di retro incisione.
- 15. Metodo per fabbricare un dispositivo semiconduttore secondo la rivendicazione 8 o 14, in cui detto secondo strato isolante comprende uno di imo strato LTO e uno strato HTO.
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|---|---|---|---|---|
| JPH03278573A (ja) * | 1990-03-28 | 1991-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR930001418B1 (ko) * | 1990-08-07 | 1993-02-27 | 삼성전자 주식회사 | 반도체 장치의 제조방법 |
| US5196363A (en) * | 1990-10-11 | 1993-03-23 | Samsung Electronics Co., Ltd. | Method of forming mist type dynamic random access memory cell |
| US5202279A (en) * | 1990-12-05 | 1993-04-13 | Texas Instruments Incorporated | Poly sidewall process to reduce gated diode leakage |
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| US5406515A (en) * | 1993-12-01 | 1995-04-11 | International Business Machines Corporation | Method for fabricating low leakage substrate plate trench DRAM cells and devices formed thereby |
| US5411905A (en) * | 1994-04-29 | 1995-05-02 | International Business Machines Corporation | Method of making trench EEPROM structure on SOI with dual channels |
| US5795804A (en) * | 1996-03-07 | 1998-08-18 | United Microelectronics Corporation | Method of fabricating a stack/trench capacitor for a dynamic random access memory (DRAM) |
| US6310375B1 (en) * | 1998-04-06 | 2001-10-30 | Siemens Aktiengesellschaft | Trench capacitor with isolation collar and corresponding manufacturing method |
| US20060228853A1 (en) * | 2005-03-28 | 2006-10-12 | Won-Cheol Jeong | Memory devices including spacers on sidewalls of memory storage elements and related methods |
| KR100753528B1 (ko) * | 2006-01-04 | 2007-08-30 | 삼성전자주식회사 | 웨이퍼 레벨 패키지 및 이의 제조 방법 |
| JP5005241B2 (ja) * | 2006-03-23 | 2012-08-22 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP4600936B2 (ja) * | 2007-06-20 | 2010-12-22 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| CN102130063B (zh) * | 2010-01-13 | 2014-03-12 | 中国科学院微电子研究所 | 半导体器件及其制作方法 |
| CN104217863B (zh) * | 2014-09-10 | 2017-06-13 | 武汉理工大学 | 场效应调控超级电容器的制备方法 |
| CN111615751B (zh) * | 2018-12-25 | 2023-02-28 | 深圳市汇顶科技股份有限公司 | 电容器和制备电容器的方法 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666436B2 (ja) * | 1983-04-15 | 1994-08-24 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS60223153A (ja) * | 1984-04-19 | 1985-11-07 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ型キャパシタを有する半導体装置の製法 |
| US4545852A (en) * | 1984-06-20 | 1985-10-08 | Hewlett-Packard Company | Planarization of dielectric films on integrated circuits |
| JPS6155957A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
| US4651184A (en) * | 1984-08-31 | 1987-03-17 | Texas Instruments Incorporated | Dram cell and array |
| CN1004734B (zh) * | 1984-12-07 | 1989-07-05 | 得克萨斯仪器公司 | 动态随机存取存贮器单元(dram)和生产方法 |
| JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
| JP2604705B2 (ja) * | 1985-04-03 | 1997-04-30 | 松下電子工業株式会社 | Ｍｏｓキヤパシタの製造方法 |
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JPS62136069A (ja) * | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS62266865A (ja) * | 1986-05-15 | 1987-11-19 | Hitachi Ltd | 半導体装置 |
| JPS62279655A (ja) * | 1986-05-28 | 1987-12-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4775550A (en) * | 1986-06-03 | 1988-10-04 | Intel Corporation | Surface planarization method for VLSI technology |
| JP2702702B2 (ja) * | 1986-06-12 | 1998-01-26 | 松下電器産業株式会社 | 半導体記憶装置 |
| JPS6384149A (ja) * | 1986-09-29 | 1988-04-14 | Hitachi Ltd | 半導体メモリの製造方法 |
| US4785337A (en) * | 1986-10-17 | 1988-11-15 | International Business Machines Corporation | Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes |
| JPS63122261A (ja) * | 1986-11-12 | 1988-05-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0654801B2 (ja) * | 1987-07-13 | 1994-07-20 | 日本電気株式会社 | 半導体メモリセルおよびその製造方法 |
| JPS6447068A (en) * | 1987-08-18 | 1989-02-21 | Nec Corp | Semiconductor integrated circuit device and manufacture thereof |
| JPH0795582B2 (ja) * | 1987-11-17 | 1995-10-11 | 三菱電機株式会社 | 半導体装置の溝型キャパシタセルの製造方法 |
| JPH0828471B2 (ja) * | 1987-12-07 | 1996-03-21 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| DE3916228C2 (de) * | 1988-05-18 | 1995-06-22 | Toshiba Kawasaki Kk | Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung |
-
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