CN1030021C - 半导体器件及其制造方法 - Google Patents

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Abstract

一种在半导体基片中形成沟槽制作叠层一沟槽并合型电容的方法。一层作第一电极用的导电层，一层介电膜以及作第二电极用的另一层导电层，依次连续地淀积在沟槽内。然后，蚀刻两层导电层和介于其间的介电膜，以形成电容图形。沿电容图形的侧壁形成一绝缘层，再在整个结构上形成一层第三导电层。

Description

本发明涉及半导体器件及其制造方法，特别涉 及在制作存储器件电容的工艺中，能将所产生的缺陷降低到最小的半导体器件及其制造方法。
最近，由于半导体制造技术的发展，存储器件应用范围的扩大，促使大容量存储器件的开发取得不断的进展，特别是将一个电容和一个晶体管构成一个存储单元，对有利于高度集成的DRAM来说，已取得令人瞩目的进展。为了进一步提高DRAM的集成度，已筹划着将存储器的结构由原来的平面型电容单元改为叠型电容单元与沟槽型电容单元的三维结构。
首先，当制作沟槽型电容单元时，对硅基片进行各向异性蚀刻，所拓展的侧壁被用作电容区域，因而可在狭窄的区域内确保能取得足够的电容量，就表面平坦化来说，比下述的叠层型电容更有利。但是，由于α粒子引起的软性错误问题，以及由进行按比例缩小加工的沟槽间的漏电流问题，都成为形成电容的困难。反之，对于叠层型电容，因为在硅基片表面的上表面形成电容，由于扩散区域小，软性错误就极小，而且具有工艺较简单的优点。然而，在晶体管上制作叠层电容，则有显著的台阶复盖问题，且介电膜的生长技术上也有困难。
为使上述三维结构的电容适用于半亚微米量级的超高集成存储器件，已经提出基片电容槽为大凹凸的叠层型电容或叠层-沟槽并合型电容。此种叠层-沟槽并合型电容的制作工艺，如图1A-图1D所示。下面，将对其制作工艺加以讨论。
图1A是表示在半导体基片100上形成晶体管及沟槽10的工艺过程。先在半导体基片100上生成场氧化膜101，以限定有源区，然后，在上述有源区上形成存储单元构件中的晶体管的栅电极2、源区3以及漏区4;形成在上述场氧化膜101所限定部位上与邻接的存储单元的栅极相连接的第一导电层5，例如掺杂的第一多晶硅层;再在如上构成的整个表面上形成绝缘层6;以掩模掩蔽在上述场氧化膜101和栅电极2之间的绝缘层6上，形成沟槽10，再将该沟槽锐角部位弄成圆形;为消除在形成上述沟槽10时产生的半导体基片表面的损伤，在沟槽内表面和上述绝缘层6上形成厚度为100-1000
Figure 901043931_IMG2
的辅助氧化膜11。
图1B表示形成作电容第一电极用的第二导电层12的工艺过程。除去上述辅助氧化膜11，在上述沟槽10的内表面与绝缘层6上形成一层作电容第一电极用的第二导电层12，例如，掺杂的第二多晶硅层，其厚度为500-3000
Figure 901043931_IMG3
。在该第二导电层12上涂敷光致抗蚀剂，经掩膜曝光，显影等工艺，形成光致抗蚀剂图形20。
图1C表示形成第一电极图形12a及介电膜13的工艺过程。以上述光致抗蚀剂图形20为掩蔽，蚀刻第二导电层12，形成电容的第一电极图形12a，再形成将该第一电极图形12a的表面覆盖住的介电膜。
图1D是在上述诸工艺过程制得的样品上形成作电容第二电极用的第三导电层14，例如，掺杂的第三多晶硅层，以完成叠层-沟槽并合型电容。
上述的现有技术的叠层-沟槽并合型电容的制造方法中，在作电容第一电极的第二导电层形成后，因用光刻工艺形成第一电极图形，光刻工艺中会形成副产品（主要是，以碳为中心生成聚合物）附着于沟槽的侧壁，使随后制作介电膜时，难以形成均匀的介电膜。还有，当在该介电膜上附着第三导电层形成电容时，就有使电容的可靠性及电气特性降低的问题。
因此，本发明的目的在于解决上述现有技术中存在的问题，在沟槽内表面及晶体管上连续淀积第二导电层、介电膜以及第三导电层，形成电容图形，再在该电容图形上形成与上述第二导电层绝缘的第四导电层，以提供具有叠层-沟槽并合型结构的电容。
本发明的其他目的在于提供实际制造具有上述电容结构的制造方法。
根据本发明的上述目的，本半导体器件包括：在第一导电类型半导体基片上，有选择地形成限定有源区的场氧化膜;在上述有源区上有电绝缘3的栅电极;上述栅电极两侧的半导体基片的表面上形成的源区和漏区;形成在上述场氧化膜限定的部位上与邻接的存储单元的栅电极相连接的第一导电层;在上述源区内的半导体基片中形成的沟槽;为使上述栅电极与第一导电层相绝缘的第一绝缘层，其中心部位淀积在上述沟槽内表面，其边缘部位配置于上述栅电极及第一导电层上的第一绝缘层之上的第二导电层;在上述第二导电层上形成的介电膜;在上述介电膜上又形成的第三导电层;沿上述第二导电层、介电膜及第三导电层的侧壁形成的第二绝缘层;以及覆盖上述第三导电层及第二绝缘层 形成的第四导电层构成，而达到本发明的目的。
另外，本发明的另一个目的，包括：在第一导电类型的半导体基片上使之生长限定有源区的场氧化膜的第一工序;与上述有源区上形成晶体管的栅电极、源区及漏区、在上述场氧化膜所限定的部位上形成第一导电层、在依上述工艺制得的样品上形成第一绝缘层的第二工序;在上述场氧化膜和栅电极之间的半导体基片中形成沟槽的第三工序;在上述沟槽的内表面与上述第一绝缘层上连续淀积第二导电层、介电膜及第三导电层的第四工序;蚀刻上述第一绝缘层上形成的第二导电层、介电膜及第三导电层的一部分，形成电容图形的第五工序;沿上述电容图形的侧壁形成第二绝缘层的第六工序;以及依上述诸工序所制得的样品上形成第四导电层的第七工序，由此构成了半导体器件的制造方法而得以达到目的。
其他有利的结构将在权利要求书的从属权利要求中加以记述。
图1A-图1D是表示原有叠层-沟槽并合型电容的制作工艺的工艺流程图。
图2是根据本发明的叠层-沟槽并合型电容的剖面图。
图3A-图3F是表示根据本发明的叠层-沟槽并合型电容的制造工艺的一个实施例的工艺流程图。
图4A-图4D是表示根据本发明的叠层-沟槽并合型电容的制造工艺的另一个实施例的工艺流程图。其中标号：
100    为半导体基片，101    为场氧化膜，
1    为栅氧化膜，2    为栅电极，
3    为源区，4    为漏区，
5    为第一导电层或第一多晶硅层，
6    为第一绝缘层或绝缘层，
6a    为栅绝缘层，6b    为蚀刻阻挡层，
10    为沟槽，11    为辅助氧化膜，
12    为第一电极第一导电层或第二多晶硅层，
12a    为第一电极图形，
13    为介电膜，
14    为第二电极的第一层或第三导电层或第三多晶硅层，
15    为第二电极的第二层或第四导电层或第四多晶硅层，
16    为蚀刻阻挡层，
17    为第五导电层或第五多晶硅层，
18    为电容图形，
19    为第二绝缘层或侧壁隔离片，
20、30、40为光致抗蚀剂图形。
下面参照附图，对本发明做详细说明。
根据本发明的叠层-沟槽并合型电容示于图2，在第一导电类型的半导体基片上，为限定有源区选择形成场氧化膜101，在上述有源区上形成电绝缘的栅电极2，在该栅电极2两侧的半导体基片的表面形成源区3及漏区4，形成在上述场氧化膜101所限定部位上与邻接的存储单元的栅电极相连接的第一导电层5，在源区3内形成沟槽10。在上述栅电极2及第一导电层5上形成栅绝缘层6a，再在该栅绝缘层6a上形成蚀刻阻挡层6b，在上述沟槽10的内表面及上述蚀刻阻挡层6b的一部分上形成第二导电层12，在该第二导电层12上形成介电膜13，在该介电膜13上形成第三导电层14。然后，沿该第二导电层12、介电膜13以及第三导电层14的侧壁形成第二绝缘层19，再形成覆盖上述第三导电层14及上述第二绝缘层19的第四导电层15，便完成叠层-沟槽并合结构。
图3A-图3F为图示依本发明的叠层-沟槽并合型电容的制造工艺的一个实施例的工艺流程图。
图3A是表示半导体基片100上形成晶体管及沟槽10的工艺。首先，在第一导电类型的半导体基片100上有选择地氧化生成场氧化膜101，以限定有源区。在该有源区上形成厚度约为100-200 的栅氧化膜1，在该栅氧化膜上形成将要成为晶体管栅电极的掺杂多晶硅层，同时，形成在上述场氧化膜101上所限定部位上与邻接的存储单元的栅电极相连接的第一导电层5，例如，掺杂的第一多晶硅层。
其次，在上述栅电极2的两侧半导体基片的表面通过离子注入，形成源区3及漏区4，在上述结构的整个表面上形成由栅绝缘层6a和蚀刻阻挡层6b构成的第一绝缘层6。在上述场氧化膜101与栅电极2之间的蚀刻阻挡层6b上，源区3处的一部分覆叠以掩膜，形成沟槽10，再将该沟槽10的锐角部位弄成圆形。同时，以消除形成上述沟槽10时所产生的半导体基片表面的损伤，在沟槽10的内表面及上述蚀刻阻挡层6b上形成厚度为 200-1000A的辅助氧化膜11。此时，为了限定上述沟槽10，可用上述蚀刻阻挡层6b作掩膜。
图3B表示了作电容第一电极用的第二导电层12、介电膜13以及作电容第二电极的第一层用的第三导电层14的制作工艺过程。除去上述辅助氧化膜11，在其上连续形成作电容第一电极用的厚度约为500-3000
Figure 901043931_IMG5
的第二导电层12，例如，掺杂的第二多晶硅层，介电膜13以及作电容第二电极的第一层用的厚度约为100-3000
Figure 901043931_IMG6
的第四导电层14，例如，掺杂的第三多晶硅层。
图3C表示形成光致抗蚀剂图形的工艺过程。经过在上述第三导电层14上涂敷光致抗蚀剂、在掩膜下曝光、显影等工艺，形成与上述栅电极2的一部分及上述第一导电层5的一部分相重叠的光致抗蚀剂图形30。
图3D表示经过蚀刻工艺形成电容图形18的工艺过程。在上述光致抗蚀剂图形的掩蔽下，经过蚀刻工艺，一次蚀刻上述第三导电层14、介电膜13及第二导电层12，形成电容图形。在蚀刻工艺期间，用上述蚀刻阻挡层6b保护栅电极2、导电层5以及氧化膜101。
图3E表示形成第二绝缘层19的工艺过程。在上述结构的整个表面上淀积一层第二绝缘层19，如LTO（低温氧化物）膜或者HTO（高温氧化物）膜之后，通过蚀刻工艺，沿上述电容图形18的侧壁，形成侧壁隔离片19。此时，上述侧壁隔离片19起着电容的第一电极与第二电极相绝缘的作用。
图3F在通过以上诸工艺形成的样品上淀积作电容第二电极的第二层用的第四导电层15，例如，掺杂的第四多晶硅层，便完成叠层-沟槽并合型电容。
如此制造的叠层-沟槽并合型的电容，在图3A的第一绝缘层6中也可以只包含栅绝缘层6a。
图4A-图4D是表示根据本发明的叠层-沟槽并合型电容的制造工艺的另一种实施例的工艺流程图。
图4A以前的工艺与上述图3A及图3B为止的工艺一样。
图4A表示形成蚀刻阻挡层16及第五导电层17的工艺过程。为了除去在以上述作电容的第二电极的第一层用的第三导电层14于填平沟槽内部时，会在沟槽内部出现空隙的缺点，在上述第三导电层14上先淀积一层薄的LTO膜或者HTO膜的蚀刻阻挡层16，然后继续形成第五导电层17，例如，掺杂的第五多晶硅层，由此消除了沟槽内部出现空隙的缺点。
图4B表示将上述工艺制得的样品表面使之平坦化的工艺过程。为使形成了上述第五导电层17后的表面平坦，要进行蚀刻工艺，直至露出上述蚀刻阻挡层16为止。再用BOE（缓冲氧化蚀刻剂）将蚀刻后露出的蚀刻阻挡层去掉。此后，再经涂敷光致抗蚀剂，在掩膜下曝光、显影等工艺，形成与上述栅电极2的部分及上述第一导电层5的一部分相重叠的光致抗蚀剂图形。
图4C及图4D的工艺与上述图3D至图3F的工艺相同。
如上所述，根据本发明的电容，由于连续地淀积作电容的第一电极用的第二导电层，介电膜及作电容的第二电极的第一层用的第三导电层之后，再用光刻工艺形成电容图形，就能形成均匀的介电膜。即，因介电膜介于第二导电层及第三导电层之间连续地形成，在工艺过程中并不暴露介电膜，从而得以防止已往于形成第一电极图形时发生的副产品的沾污。
另外，由于在电容第二电极的第一层用的第三导电层上依次形成蚀刻阻挡层及第五导电层，还能免除在形成上述第三导电层时，在沟槽内部产生空隙的缺点。
综上所述，根据本发明的半导体器件及其制造方法，可使电容的可靠性及电气特性得到显著提高。

Claims (15)

1、一种半导体存储器，该存储器包括：
在第一导电类型半导体基片上，为限定有源区而选择形成的场氧化膜；
在上述有源区上加以电绝缘的栅电极；
在上述栅电极两侧的半导体基片表面所形成的源区和漏区；
为与邻接的存储单元的栅电极相连接；在上述场氧化膜所限定的部位形成的第一导电层；
在上述源区内的半导体基片中形成的沟槽；
使上述栅电极与第一导电层相绝缘的第一绝缘层；
其中心部位涂敷在上述沟槽内侧，其边缘部位配置于上述栅电极和第一导电层上的第一绝缘层之上的第二导电层；
在上述第二导电层上形成的介电膜；以及
在上述介电膜上形成的第三导电层；
其特征在于：
沿上述第二导电层、介电膜及第三导电层的侧壁形成的第二绝缘层；
形成覆盖着上述第三导电层及第二绝缘层的第四导电层。
2、根据权利要求1所述的半导体存储器，其特征在于，所说第一绝缘层包括栅绝缘层和为限定沟槽在栅绝缘层上形成的蚀刻阻挡层。
3、根据权利要求1所述的半导体存储器，其特征在于，所述第二绝缘层一般呈侧壁隔离片状。
4、根据权利要求1所记述的半导体存储器，其特征在于，所述第一、第二、第三及第四导电层均由掺杂的多晶硅层构成。
5、根据权利要求1所述的半导体存储器，其特征在于，所述第三导电层具有使其中央的凹部平坦化的蚀刻阻挡层及第五导电层。
6、根据权利要求5所述的半导体存储器，其特征在于，所述蚀刻阻挡层为LTO膜或HTO膜。
7、根据权利要求5所述的半导体存储器，其特征在于，所述第五导电层为掺杂的多晶硅层。
8、一种半导体存储器的制造方法，其特征在于包括下列工序：
第一工序，在第一导电层类型的半导体基片上生长场氧化膜，以限定有源区;
第二工序，在上述有源区上形成晶体管的栅电极、源区以及漏区，在上述场氧化膜所限定的部位形成第一导电层，在依上步骤制得的样品上形成第一绝缘层;
第三工序，在上述场氧化膜和栅电极之间的半导体基片中形成沟槽;
第四工序，在上述沟槽的内表面与上述第一绝缘层上连续淀积第二导电层、介电膜及第三导电层;
第五工序，蚀刻在上述第一绝缘层上形成的第二导电层、介电膜以及第三导电层的一部分，形成电容图形;
第六工序，沿上述电容图形的侧壁形成第二绝缘层;
第七工序，在依上述诸工序所制得的样品上形成第四导电层。
9、根据权利要求8所述的半导体存储器的制造方法，其特征在于，所述第二工序包括在第一绝缘层上形成限定沟槽的蚀刻阻挡层工序。
10、根据权利要求8所述的半导体存储器的制造方法，其特征在于该法还包括在所述第四工序后，淀积蚀刻阻挡层以及第五导电层，然后进行平坦化的工序。
11、根据权利要求10所述的半导体存储器的制造方法，其特征在于所述的蚀刻阻挡层是LTO膜或HTO膜。
12、根据权利要求10所述的半导体存储器的制造方法，其特征在于所述的平坦化工艺用剥蚀方法进行。
13、根据权利要求10所述的半导体存储器的制造方法，其特征在于用BOE去除通过所述平坦化的工序而露出的蚀刻阻挡层。
14、根据权利要求8所述的半导体存储器的制造方法，其特征在于所述第六工序中的第二绝缘层采用剥蚀方法形成。
15、根据权利要求8或14所述的半导体存储器的制造方法，其特征在于所述第六工序的第二绝缘层是LTO膜或HTO膜。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03278573A (ja) * 1990-03-28 1991-12-10 Mitsubishi Electric Corp 半導体記憶装置
KR930001418B1 (ko) * 1990-08-07 1993-02-27 삼성전자 주식회사 반도체 장치의 제조방법
US5196363A (en) * 1990-10-11 1993-03-23 Samsung Electronics Co., Ltd. Method of forming mist type dynamic random access memory cell
US5202279A (en) * 1990-12-05 1993-04-13 Texas Instruments Incorporated Poly sidewall process to reduce gated diode leakage
US5335138A (en) * 1993-02-12 1994-08-02 Micron Semiconductor, Inc. High dielectric constant capacitor and method of manufacture
US5406515A (en) * 1993-12-01 1995-04-11 International Business Machines Corporation Method for fabricating low leakage substrate plate trench DRAM cells and devices formed thereby
US5411905A (en) * 1994-04-29 1995-05-02 International Business Machines Corporation Method of making trench EEPROM structure on SOI with dual channels
US5795804A (en) * 1996-03-07 1998-08-18 United Microelectronics Corporation Method of fabricating a stack/trench capacitor for a dynamic random access memory (DRAM)
US6310375B1 (en) * 1998-04-06 2001-10-30 Siemens Aktiengesellschaft Trench capacitor with isolation collar and corresponding manufacturing method
US20060228853A1 (en) * 2005-03-28 2006-10-12 Won-Cheol Jeong Memory devices including spacers on sidewalls of memory storage elements and related methods
KR100753528B1 (ko) * 2006-01-04 2007-08-30 삼성전자주식회사 웨이퍼 레벨 패키지 및 이의 제조 방법
JP5005241B2 (ja) * 2006-03-23 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP4600936B2 (ja) * 2007-06-20 2010-12-22 三菱電機株式会社 半導体装置およびその製造方法
CN102130063B (zh) * 2010-01-13 2014-03-12 中国科学院微电子研究所 半导体器件及其制作方法
CN104217863B (zh) * 2014-09-10 2017-06-13 武汉理工大学 场效应调控超级电容器的制备方法
CN111615751B (zh) * 2018-12-25 2023-02-28 深圳市汇顶科技股份有限公司 电容器和制备电容器的方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0666436B2 (ja) * 1983-04-15 1994-08-24 株式会社日立製作所 半導体集積回路装置
JPS60223153A (ja) * 1984-04-19 1985-11-07 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓ型キャパシタを有する半導体装置の製法
US4545852A (en) * 1984-06-20 1985-10-08 Hewlett-Packard Company Planarization of dielectric films on integrated circuits
JPS6155957A (ja) * 1984-08-27 1986-03-20 Toshiba Corp 半導体記憶装置
US4651184A (en) * 1984-08-31 1987-03-17 Texas Instruments Incorporated Dram cell and array
CN1004734B (zh) * 1984-12-07 1989-07-05 得克萨斯仪器公司 动态随机存取存贮器单元(dram)和生产方法
JPH0682783B2 (ja) * 1985-03-29 1994-10-19 三菱電機株式会社 容量およびその製造方法
JP2604705B2 (ja) * 1985-04-03 1997-04-30 松下電子工業株式会社 Ｍｏｓキヤパシタの製造方法
JPS62120070A (ja) * 1985-11-20 1987-06-01 Toshiba Corp 半導体記憶装置
JPS62136069A (ja) * 1985-12-10 1987-06-19 Hitachi Ltd 半導体装置およびその製造方法
JPS62266865A (ja) * 1986-05-15 1987-11-19 Hitachi Ltd 半導体装置
JPS62279655A (ja) * 1986-05-28 1987-12-04 Mitsubishi Electric Corp 半導体装置の製造方法
US4775550A (en) * 1986-06-03 1988-10-04 Intel Corporation Surface planarization method for VLSI technology
JP2702702B2 (ja) * 1986-06-12 1998-01-26 松下電器産業株式会社 半導体記憶装置
JPS6384149A (ja) * 1986-09-29 1988-04-14 Hitachi Ltd 半導体メモリの製造方法
US4785337A (en) * 1986-10-17 1988-11-15 International Business Machines Corporation Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes
JPS63122261A (ja) * 1986-11-12 1988-05-26 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0654801B2 (ja) * 1987-07-13 1994-07-20 日本電気株式会社 半導体メモリセルおよびその製造方法
JPS6447068A (en) * 1987-08-18 1989-02-21 Nec Corp Semiconductor integrated circuit device and manufacture thereof
JPH0795582B2 (ja) * 1987-11-17 1995-10-11 三菱電機株式会社 半導体装置の溝型キャパシタセルの製造方法
JPH0828471B2 (ja) * 1987-12-07 1996-03-21 日本電気株式会社 半導体記憶装置およびその製造方法
US4951175A (en) * 1988-05-18 1990-08-21 Kabushiki Kaisha Toshiba Semiconductor memory device with stacked capacitor structure and the manufacturing method thereof

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Publication number Publication date
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