JPH03166760A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置及びその製造方法に関し、特に
メモリ素子のキャパシタ製造工程中に発生する欠陥を最
小限にする半導体装置及びその製造方法に関する。

〔従来の技術〕

最近、半導体製造技術の発展とメモリ素子の応用分野が
拡大されて、大容量のメモリ素子開発が進められている
が、特に一つのメモリセルを一つのキャパシタと一つの
トランジスタとから構威し、高集積化に有利なＤ　Ｒ　
ＡＭ　（Ｄｙｎａｍｉｃ　ＲａｎｄａｍＭｅｍｏｒｙ　
）に注目すべき程の発展が威されて来た。

このＤＲＡＭは集積度を向上させるメモリ構造により、
従来プレーナータイブ・キャパシタセルからスタックタ
イプ・キャパシタセルとトレンチタイプ・キャパシタセ
ルの三次元的な構造が考案されている。

先ず、トレンチタイプ・キャパシタセルはシリコン基板
を異方性エッチングして、その拡がった壁面をキャパシ
タ領域として使用するもので、狭い領域で充分なキャパ
シタ蓄積容量を確保することができ、平坦化面において
後で述べるスタックタイプ・キャパシタより有利である
。しかし、アルファ粒子によるソフトエラーの問題とス
ケーリングダウン（Ｓｃａｌｉｎｇ　ｄｏｗｎ）作業の
進行によるトレンチ間の漏洩電流問題がキャパシタの形
成を困難にしている。これに反して、スタックタイプ・
キャパシタはシリコン基板面の上側にキャパシタを形成
するもので、拡散領域が少ないのでソフトエラーに強く
、工程が比較的簡単である長所がある。しかしながら、
トランジスタ上に積層したキャパシタ製造のため、著し
い段差問題と誘電体膜の戒長技術に困難がある。

上に述べたような三次元的な構造のキャパシタをサプハ
ーフ・ミクロン（Ｓｕｂ−ｈａｌｆ−ｍｉｃｒｏｎ）　
ｊｆｆ域に近かすいた超高集積メモリ素子に適用する場
合、キャパシタ基板槽の凹凸が大きいスタックタイプあ
るいはスタック・トレンチ併合型キャパシタが提案され
ているが、このスタック・トレンチ併合型キャパシタの
製造工程は第ＩＡ図〜第ＩＤ図に図示したようで、その
製造工程を検討すると、以下のようである。

第ＩＡ図は、半導体基板１００上にトランジスタ及びト
レンチＩＯの形成工程を図示したもので、先ず半導体基
板１００上にフィールド酸化膜ｌＯ１を成長させて、ア
クティブ領域を規定する。そして、上記アクティブ領域
上にはメモリセルの構成要素であるトランジスタのゲー
ト電極２、ソース領域３及びドレイン領域４を形成し、
上記フィールド酸化膜１０１の所定部分に隣接するメモ
リセルのゲート電極と連結される第一導電Ｎ５、例えば
不純物がドーピングされた第一多結晶シリコン層を形成
し、上に述べた構造の全表面上に絶縁層６を形成する。

上記フィールド酸化膜１０１とゲート電極２との間の絶
縁層６上にマクスを当ててトレンチ１０を形成し、この
トレンチ１０の鋭利なコーナ一部位に丸みを付け、上記
トレンチ１０を形成する時に発生する半導体基板表面の
損傷を除去するため、トレンチ内面と上記絶縁層６上に
１００人〜１０００人厚さの補助酸化膜１１を形成する
。

第ＩＢ図は、キャパシタの第一電極として使用される第
二導電層１２を形成する工程を図示したもので、上記補
助酸化膜１１を除去し、上記トレンチ１０の内面と絶縁
層６上にキャパシタの第一電極として使用される第二導
電層ｌ２、例えば不純物がドーピングされた第二多結晶
シリコン層を５００人〜３０００人程度の厚さに形成し
、この第二導電層１２上にフォトレジスト塗布、マスク
露光、現像等の工程を経てフォトレジストパターン２０
を形成する。

第ＩＣ図は、第一電極パターン１２ａ及び誘電体膜１３
の形成工程を図示したもので、上記フォトレジスト・パ
ターン２０を当てて、第二導電層工２をエッチングする
ことにより、キャパシタの第一電極パターン１２ａを形
成し、この第一電極パターン１２ａの表面を覆うように
誘電体膜を形成する。

第ＩＤ図は、上記の諸工程で得られた試料上にキャパシ
タの第二電極に使用される第三導電層１４、例えば不純
物がドーピングされた第三多結晶シリコン層を形成して
、スタック・トレンチ併合型のキャパシタを完威させる
。

上に述べた従来のスタック・トレンチ併合型のキャパシ
タの製造方法においては、キャパシタの第一電極として
使用される第二導電層を形成した後に、写真蝕刻工程に
より第一電極パターンを形成するため、写真蝕刻工程時
に形成された副生或物（主として、炭素を中心として生
或される重合体）がトレンチ側壁に付着して、以後の誘
電体膜の形成時に均一な誘電体膜を形成することが困難
になる。また、この誘電体膜上に第三導電層を付着させ
て、キャパシタを形成する場合、キャパシタの信頼度及
び電気的な特性を低下させる問題点がある。

〔発明の課題〕

それ故、この発明の課題は、上記のような従来技術の問
題点を解決するために、トレンチ内面とトランジスタ上
に第二導電層、誘電体膜及び第三導電層を連続的に積層
してキャパシタ・パターンを形成し、このキャパシタ・
パターン上に上記第二導電層と絶縁されるように、第四
導電層を形成してスタック・トレンチ併合型の構造を有
するキャパシタを提供することにある。

この発明の他の課題は、上記の構造を有するキャパシタ
を効果的に製造しうる製造方法を提供することにある。

〔課題を解決する手段〕

上記の課題は、この発明により、半導体装置に対して、
第一伝導型の半導体基板上にアクティブ領域を限定する
ために選択的に形成されたフィールド酸化膜と、上記ア
クティブ領域上に電気的に絶縁されたゲート電極と、上
記ゲート電極両側の半導体基板表面に形成されたソース
領域及びドレイン領域と、隣接するメモリセルのゲート
電極と連結するために上記フィールド酸化膜の所定部分
に形成された第一導電層と、上記ソース領域内の半導体
基板に形成されれたトレンチと、上記ゲート電極及び第
一導電層を絶縁させるための第一絶縁層と、その中央部
が上記トレンチ内面に塗布され、その周縁部が上記ゲー
ト電極及び第一導電層上部の第一絶縁層上に配置された
第二導電層と、上記第二導電層上に形成された誘電体膜
と、上記誘電体膜上に形成された第三誘電層と、上記第
二導電層、誘電体膜及び第三導電層の側壁に沿って形成
された第二絶縁層と、上記第三導電層と第二絶縁層を覆
うように形成された第四導電層とから戒る半導体装置に
よって解決されている。

また、この発明の他の課題は、第一伝導型の半導体基板
上にフィールド酸化膜を戒長させてアクティブ領域を規
定する第一工程と、上記アクティブ領域上にトランジス
タのゲート電極、ソース領域及びドレイン領域を形成し
、上記フィールド酸化膜の所定部分に第一導電層を形成
し、上記で得られた試料に第一絶縁層を形成する第二工
程と、上記フィールド酸化膜とゲート電極との間の半導
体基板にトレンチを形成する第三工程と、上記トレンチ
内面と上記第一絶縁層上に第二誘電層、誘電体膜及び第
三導電層を連続的に積層させる第四工程と、上記第一絶
縁層上に形成された第二導電層、誘電体膜及び第三誘電
層の一部分を蝕刻してキャパシタを形成する第五工程と
、上記キャパシタの側壁に沿って第二絶縁層を形成する
第６工程と、上記諸工程で得られた試料上に第四導電層
を形成する第七工程とから或る半導体装置の製造方法に
よって解決されている。

他の有利な横威は、特許請求の範囲の従属請求項に記載
されている。

〔実施例〕

以下に、添付図面を参照してこの発明を詳しく説明する
。

この発明によるスタック・トレンチ併合型キャパシタは
、第２図に示すように、第一伝導型の半導体基板１００
上にアクティブ領域を限定するために選択的にフィール
ド酸化膜１０１を形成し、上記アクティブ領域上に電気
的に絶縁されるようにゲート電極２を形成し、このゲー
ト電極２の両側の半導体基板の表面にソース領域３及び
ドレイン領域４を形成し、上記フィールド酸化膜１０１
の所定部分に隣接するメモリセルのゲート電極と連結さ
れる第一導電層５を形成し、上記ソース領域３内にトレ
ンチ■０を形成する。上記ゲート電極２及び第一導電層
５上にゲート絶縁Ｊｉ　６　ａを形成し、このゲート絶
縁層６ａ上に蝕刻阻止層６ｂを形成し、上記トレンチ１
０内面の上記蝕刻阻止層６ｂの一部分上に第二導電層１
２を形成し、この第二導電層１２上に誘電体膜１３を形
成し、この誘電体膜１３上に第三導電層１４を形成する
。

そして、この第二導電Ｆｉｌ２、誘電体膜１３及び第三
導電層１４の側壁に沿って第二絶縁層ｌ９を形成し、上
記第三導電Ｎ１４と上記第二絶縁層１９を覆うように第
四導電層ｌ５を形成してスタック・トレンチ併合型構造
にする。

第３Ａ図〜第３Ｆ図は、この発明によるスタック・トレ
ンチ併合型キャパシタの製造工程を図示したー実施例の
工程順序図である。

第３Ａ図は、半導体基板１００上にトランジスタ及びト
レンチ１０の形成工程を図示したもので、先ず第一伝導
型の半導体基板１００上に選択酸化法によってフィール
ド酸化膜１０１を成長させてアクティブ領域を規定する
。このアクティブ領域上に１００人〜２００入程度のゲ
ート酸化膜１を形成し、このゲート酸化膜１上にトラン
ジスタのゲート電極２となる不純物がドーピングされた
多結晶シリコン層を形成し、同時に上記フィールド酸化
膜１０１上の所定部分に隣接するメモリセルのゲ一ト電
極と連結する第一導電Ｍ５、例えば不純物がドーピング
された第一多結晶シリコン層を形成する。

次いで、上記ゲート電極２の両側の半導体基板の表面に
イオン注入を通じてソース領域３及びドレイン領域４を
形成し、上記の構造の全表面上にゲート絶縁層６ａと蝕
刻阻止層６ｂで構威される第一絶縁層６を形成する。上
記フィールド酸化膜１０１とゲート電極２との間の蝕刻
阻止層６ｂ上にソース領域３の一部分が重なるようにマ
スクを当て、トレンチ１０を形成し、このトレンチ１０
の鋭利なコーナ一部位に丸みを付ける。同時に、上記ト
レンチ１０を形成する時に発生する半導体基板表面の損
傷を除去するために、トレンチ１０の内面と上記蝕刻阻
止層６ｂ上に２００人〜１０００人程度の補助酸化膜１
１を形成する。この時、上記トレンチ１０を規定するた
めに上記蝕刻阻止層６ｂをマスクに使用する。

第３Ｂ図は、キャパシタの第一電極に使用される第二導
電層１２、誘電体膜１３及びキャパシタの第一番目の第
二電極に使用される第三導電層１４の形成工程を図示し
たものである。上記補助酸化膜１１を除去し、その上に
キャパシタの第一電極に使用される５００人〜３０００
人程度の第二導電Ｊｉｌ２、例えば不純物がドーピング
された第二多結晶シリコン層、誘電体膜１３及びキャパ
シタの第一番目の第二電極に使用される１００人〜３０
００人程度の第三導電層１４、例えば不純物がドーピン
グされた第三多結晶シリコン層を連続的に形成する。

第３Ｃ図は、フォトレジスト・パターン３０の形成工程
を図示したものである。上記第三導電層１４上にフォト
レジスト塗布、マスク露光、現像等の工程を経て上記ゲ
ート電極２の一部分と上記第一導電Ｎ５の一部分が重な
るように、フォトレジスト・パターン３０を形成する。

第３Ｄ図は、蝕刻工程を通じてキャパシタ・パターン１
８を形成する工程を図示したものである。

上記フォトレジスト・パターン３０を当てて、蝕刻工程
を経ると、上記第三導電層１４、誘電体膜１３及び第二
導電層１２が一度に蝕刻されて、キャパシタ・パターン
１８を形成する。この蝕刻工程時に上記蝕刻阻止層６ｂ
によってゲート電極２、誘電層５及びフィールド酸化膜
１０１が保護される。

第３Ｅ図は、第二絶縁層１９を形成する工程を図示した
ものである。前述の構造の全表面上にＬＴＯ　（Ｌｏｗ
　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ）膜あるいはＨ
ＴＯ（ｌｌｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄ
ｅ）膜と同じ第二絶縁層１９を付着させた後に、エッチ
バッグ工程を通じて上記キャパシタ・パターン１８の側
壁に沿って側壁スペーサ１９を形成する。

この時、上記側壁スペーサ１９はキャパシタの第一電極
と第二電極を絶縁する役割をする。

第３Ｆ図は、上記諸工程を通じて形成された試料上にキ
ャパシタの第二番目の第二電極に使用される第四導電Ｎ
ｌ５、例えば不純物がドーピングされた第四多結晶シリ
コン層を付着させたスタック・トレンチ併合型キャパシ
タが完戒する。

このように製造されたスタック・トレンチ併合型のキャ
パシタは、第３Ａ図の第一絶縁Ｎ６でゲート絶縁層６ａ
のみを包含することもできる。

第４Ａ図〜第４Ｄ図は、この発明によるスタック・トレ
ンチ併合型キャパシタの製造工程を図示した他の実施例
の工程順序図である。

第４Ａ図以前の工程は、上記第３Ａ図及び第３Ｂ図まで
の工程と同一である． 第４Ａ図は、蝕刻阻止層工６及び第５導電層１７を形成
する工程を図示したものである。上記キャパシタの第一
番目の第二電極に使用される第三導電層１４でトレンチ
内部を埋め立てる時のトレンチ内部に空隙（Ｖｏｉｄ）
が発生する欠陥を除去するため、上記第三導電層１４上
にＬＴＯ膜あるいはＨＴＯ膜の蝕刻阻止層ｌ６を薄く付
着させた後に、継続的に第五導電層ｌ７、例えば不純物
がドーピングされた第五多結晶シリコン層を形成するこ
とによりトレンチ内部が空隙になる欠陥を除去している
。

第４Ｂ図は、上記工程で得られた試料表面を平坦化する
ための工程を図示したものである。上記第五導電槽１７
を形成した後に表面を平坦化するために、上記蝕刻阻止
層１６が現れるまで、エッチバック工程を実施し、この
エンチング工程で現れた蝕刻阻止層ｌ６をＢ　Ｏ　Ｅ　
（Ｂｕｆｆｅｒｅｄ　ＯｘｉｄｅＥｔｃｈ）で除去する
。その後、フォトレジスト塗布、マスク露光、現像等の
工程を経て上記ゲート電極２の一部分と上記第一導電層
５の一部分が重なるように、フォトレジスト・パターン
４０を形成する。

第４Ｃ図及び第４Ｄ図の工程は、上記第３Ｄ図〜第３Ｆ
図までの工程と同一である。

〔発明の効果〕

以上のように、この発明によるキャパシタはキャパシタ
の第一電極に使用される第二導電層、誘電体膜及びキャ
パシタの第一番目の第二電極に使用される第三導電層を
連続的に積層した後に、写真蝕刻工程によってキャパシ
タ・パターンを形戊することにより、均一な誘電体膜を
形成し得る。

即ち、誘電体膜が工程中に露出しないように、第二導電
層と第三導電層との間に上記誘電体膜を介在させて連続
的に形成してあるので、従来第一電極パターン形成時に
発生した副生成物による汚染を防止し得る。

また、キャパシタの第一番目の第二電極に使用さる第三
導電層上に蝕刻阻止層及び第五導電層を順次形成するこ
とにより、上記第三導電層の形成時にトレンチ内部に空
隙が生じる欠陥を除去し得る。

以上、この発明の半導体装置及びその製造方法により、
キャパシタの信頼度及び電気的特性を著しく向上させる
ことができる。

【図面の簡単な説明】

第ＩＡ図〜第ＩＤ図、従来のスタック・トレンチ併合型
キャパシタの製造工程を図示する工程順序図。 第２図、この発明によるスタック・トレンチ併合型キャ
パシタの断面図。 第３Ａ図〜第３Ｆ図、この発明によるスタック・トレン
チ併合型キャパシタの製造工程を図示したー実施例の工
程順序図。 第４Ａ図〜第４Ｄ図、この発明によるスタック・トレン
チ併合型キャパシタの製造工程を図示した他の実施例の
工程順序図。 図中参照符号： ｌＯＯ・・・半導体基板、 １０１・・・フィールド酸化膜、 ｌ・・・ゲート酸化膜、 ２・・・ゲート電極、 ３・・・ソース領域、 ４・・・ドレイン領域、 ５・・・第一導電層あるいは第一多結晶シリコン層、 ６・・・絶縁層あるいは第一絶縁層、 ６ａ・・・ゲート絶縁層、 ６ｂ・・・蝕刻阻止層、 １０・・・トレンチ、 １１・・・補助酸化膜、 １２・・・第一電極あるいは第二導電層あるいは第二多
結晶シリコン層、 １２ａ・・・第一電極パターン、 １３・・・誘電体膜、 １４・・・第一番目の第二電極あるいは第三導電層ある
いは第三多結晶シリコン層、 １５・・・第二番目の第二電極あるいは第四導電層ある
いは第四多結晶シリコン層、 Ｉ６・・・蝕刻阻止層、 １７・・・第五導電層あるいは第五多結晶シリコン層、 １８・・・キャパシタ・パターン、 １９・・・第二絶縁層あるいは側壁スベーサ、２０，３
０．４０・・・フォトレジスト・パターン。

Claims (1)

1. 【特許請求の範囲】 １、第一伝導型の半導体基板上にアクティブ領域を限定
   するために選択的に形成されたフィールド酸化膜と、 上記アクティブ領域上に電気的に絶縁されたゲート電極
   と、 上記ゲート電極両側の半導体基板表面に形成されたソー
   ス領域及びドレイン領域と、 隣接するメモリセルのゲート電極と連結するために上記
   フィールド酸化膜の所定部分に形成された第一導電層と
   、 上記ソース領域内の半導体基板に形成されれたトレンチ
   と、 上記ゲート電極及び第一導電層を絶縁させるための第一
   絶縁層と、 その中央部が上記トレンチ内面に塗布され、その周縁部
   が上記ゲート電極及び第一導電層上部の第一絶縁層上に
   配置された第二導電層と、上記第二導電層上に形成され
   た誘電体膜と、上記誘電体膜上に形成された第三誘電層
   と、上記第二導電層、誘電体膜及び第三導電層の側壁に
   沿って形成された第二絶縁層と、 上記第三導電層と第二絶縁層を覆うように形成された第
   四導電層と、 から成ることを特徴とする半導体装置。 ２、前記第一絶縁層は、ゲート絶縁層とトレンチを限定
   するためにゲート絶縁層上に形成された蝕刻阻止層とか
   ら成ることを特徴とする請求項１記載の半導体装置。 ３、前記第二絶縁層は、側壁スペーサー形状にされてい
   ることを特徴とする請求項１記載の半導体装置。 ４、前記第一、第二、第三及び第四導電層は、不純物が
   ドーピングされた多結晶シリコン層にされていることを
   特徴とする請求項１記載の半導体装置。 ５、前記第三導電層は、その中央の凹部に平坦化のため
   の蝕刻阻止層及び第五導電層を具備することを特徴とす
   る請求項１記載の半導体装置。 ６、前記蝕刻阻止層は、ＬＴＯ膜あるいはＨＴＯ膜であ
   ることを特徴とする請求項５記載の半導体装置。 ７、前記第五導電層は、不純物がドーピングされた多結
   晶シリコン層であることを特徴とする請求項５記載の半
   導体装置。 ８、第一伝導型の半導体基板上にフィールド酸化膜を成
   長させてアクティブ領域を規定する第一工程と、 上記アクティブ領域上にトランジスタのゲート電極、ソ
   ース領域及びドレイン領域を形成し、上記フィールド酸
   化膜の所定部分に第一導電層を形成し、上記で得られた
   試料に第一絶縁層を形成する第二工程と、 上記フィールド酸化膜とゲート電極との間の半導体基板
   にトレンチを形成する第三工程と、上記トレンチ内面と
   上記第一絶縁層上に第二誘電層、誘電体膜及び第三導電
   層を連続的に積層させる第四工程と、 上記第一絶縁層上に形成された第二導電層、誘電体膜及
   び第三誘電層の一部分を蝕刻してキャパシタを形成する
   第五工程と、 上記キャパシタの側壁に沿って第二絶縁層を形成する第
   ６工程と、 上記諸工程で得られた試料上に第四導電層を形成する第
   七工程と、 から成ることを特徴とする半導体装置の製造方法。 ９、前記第二工程は、トレンチを限定するたの蝕刻阻止
   層を第一絶縁層上に形成する工程を包含することを特徴
   とする請求項８記載の半導体装置の製造方法。 １０、前記第四工程後に蝕刻阻止層及び第五導電層を付
   着せた後に平坦化させる工程を包含することを特徴とす
   る請求項８記載の半導体装置の製造方法。 １１、前記蝕刻阻止層は、ＬＴＯ膜あるいはＨＴＯ膜で
   あることを特徴とする請求項１０記載の半導体装置の製
   造方法。 １２、前記工程の平坦化は、エッチバック方法によって
   形成されることを特徴とする請求項１０記載の半導体装
   置の製造方法。 １３、前記工程の平坦化工程を通じて現れた蝕刻阻止層
   はＢＯＥによって除去されることを特徴とする請求項１
   ０記載の半導体装置の製造方法。 １４、前記第六工程の第二絶縁層はエッチバック方法に
   よって形成されることを特徴とする請求項８記載の半導
   体装置の製造方法。 １５、前記第六工程の第二絶縁層は、ＬＴＯ膜あるいは
   ＨＴＯ膜であることを特徴とする請求項８又は１４記載
   の半導体装置の製造方法。