JPH06224388A - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- JPH06224388A JPH06224388A JP5309548A JP30954893A JPH06224388A JP H06224388 A JPH06224388 A JP H06224388A JP 5309548 A JP5309548 A JP 5309548A JP 30954893 A JP30954893 A JP 30954893A JP H06224388 A JPH06224388 A JP H06224388A
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
-
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- H01L28/88—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by patterning layers, e.g. by etching conductive layers
Abstract
(57)【要約】
【目的】 二重フィン構造のストレージ電極を有するキ
ャパシタを具備する半導体メモリ装置の製造方法を提供
する。 【構成】 導電層よりなる二重フィンの間に厚く平坦化
された湿式蝕刻の可能な物質を適用しストレージ電極を
形成する。これにより、従来のフィン構造で段差不良に
基づく写真蝕刻工程の難しさが解決される。又、蝕刻速
度の速い薄い高温酸化膜を適用しストレージ電極を形成
する。従って、トポグラフィー特性が向上され、ストレ
ージ電極の損傷が減少する。
ャパシタを具備する半導体メモリ装置の製造方法を提供
する。 【構成】 導電層よりなる二重フィンの間に厚く平坦化
された湿式蝕刻の可能な物質を適用しストレージ電極を
形成する。これにより、従来のフィン構造で段差不良に
基づく写真蝕刻工程の難しさが解決される。又、蝕刻速
度の速い薄い高温酸化膜を適用しストレージ電極を形成
する。従って、トポグラフィー特性が向上され、ストレ
ージ電極の損傷が減少する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置の製造
方法に係り、特に一つの伝送トランジスタと一つの電荷
蓄積キャパシタより構成された単位セルが多数個集積化
され、そのセルキャパシタが非常に増加され信頼性の向
上されたＤＲＡＭ（Dynamic RandomAccess Memory）装
置の製造方法に関する。
方法に係り、特に一つの伝送トランジスタと一つの電荷
蓄積キャパシタより構成された単位セルが多数個集積化
され、そのセルキャパシタが非常に増加され信頼性の向
上されたＤＲＡＭ（Dynamic RandomAccess Memory）装
置の製造方法に関する。
【０００２】
【従来の技術】半導体メモリ装置が高集積化されるにつ
れ各単位セルの占める表面積は減少する。一般に、セル
の大きさが減少すればそれによりＤＲＡＭの各単位セル
での電荷蓄積キャパシタの有効面積が小さくなりキャパ
シタンスも減少する。このようなＤＲＡＭセルにおいて
キャパシタンスの減少は必然的にα粒子により発生する
雑音電荷の流入によるソフトエラーを増加させる。そこ
で、セルの大きさの減少に対応しキャパシタの有効面積
を拡張させセルキャパシタンスを増加させるのが半導体
メモリ装置の高集積化において大きい課題となってき
た。
れ各単位セルの占める表面積は減少する。一般に、セル
の大きさが減少すればそれによりＤＲＡＭの各単位セル
での電荷蓄積キャパシタの有効面積が小さくなりキャパ
シタンスも減少する。このようなＤＲＡＭセルにおいて
キャパシタンスの減少は必然的にα粒子により発生する
雑音電荷の流入によるソフトエラーを増加させる。そこ
で、セルの大きさの減少に対応しキャパシタの有効面積
を拡張させセルキャパシタンスを増加させるのが半導体
メモリ装置の高集積化において大きい課題となってき
た。
【０００３】このような要求に応じ、1980年代の後半か
らスタックキャパシタセル（Stac-ked Capacitor Cel
l；ＳＴＣ）構造が使用されるようになった。前記ＳＴ
Ｃセルの一般的な構造は半導体基板の活性領域内にＭＯ
Ｓトランジスタが形成されており、前記ＭＯＳトランジ
スタのソース領域に埋没コンタクトを通じてキャパシタ
が連結されており、前記キャパシタのストレージ電極は
前記埋没コンタクトを中心に前記トランジスタのゲート
電極の上部にまで水平に延長されており、従って、スタ
ックキャパシタ構造を有するセルを形成する。この構造
は前記ストレージ電極と対向して形成されるプレ−ト電
極と前記ストレージ電極の間に形成されるキャパシタの
有効面積を増加させる。
らスタックキャパシタセル（Stac-ked Capacitor Cel
l；ＳＴＣ）構造が使用されるようになった。前記ＳＴ
Ｃセルの一般的な構造は半導体基板の活性領域内にＭＯ
Ｓトランジスタが形成されており、前記ＭＯＳトランジ
スタのソース領域に埋没コンタクトを通じてキャパシタ
が連結されており、前記キャパシタのストレージ電極は
前記埋没コンタクトを中心に前記トランジスタのゲート
電極の上部にまで水平に延長されており、従って、スタ
ックキャパシタ構造を有するセルを形成する。この構造
は前記ストレージ電極と対向して形成されるプレ−ト電
極と前記ストレージ電極の間に形成されるキャパシタの
有効面積を増加させる。
【０００４】一般的なＳＴＣセルの製造過程では、先ず
半導体基板のアクティブ領域上にＭＯＳトランジスタを
形成し、次いで前記トランジスタのゲート電極の絶縁の
ためにＨＴＯ（High Temperature Oxide）膜を形成した
後、前記ＭＯＳトランジスタのソース領域の上に埋没コ
ンタクトを形成する。その後、ストレージ電極形成のた
めの多結晶シリコンを沈積しこれを通常の写真蝕刻工程
によりパタニングしキキャパシタのストレージ電極を形
成する。次いで、誘電体膜及びプレ−ト電極を前記スト
レージ電極に対向するように形成し、ビットラインを形
成することによりＳＴＣセルを完成する。
半導体基板のアクティブ領域上にＭＯＳトランジスタを
形成し、次いで前記トランジスタのゲート電極の絶縁の
ためにＨＴＯ（High Temperature Oxide）膜を形成した
後、前記ＭＯＳトランジスタのソース領域の上に埋没コ
ンタクトを形成する。その後、ストレージ電極形成のた
めの多結晶シリコンを沈積しこれを通常の写真蝕刻工程
によりパタニングしキキャパシタのストレージ電極を形
成する。次いで、誘電体膜及びプレ−ト電極を前記スト
レージ電極に対向するように形成し、ビットラインを形
成することによりＳＴＣセルを完成する。
【０００５】しかし、前記一般的なＳＴＣセルは半導体
メモリセルの高集積化により次第に小さくなるセルの大
きさによりストレージ電極の絶対有効面積が必然的に縮
まる。従って、前記ＳＴＣセル構造は一定限界以上、例
えば16Ｍやそれ以上の集積度を有する高集積化されたＤ
ＲＡＭ装置の製造には適さない。一方、キャパシタのキ
ャパシタンスを増加させるための他の方法として誘電体
膜として高誘電物質のタンタル酸化物 Ta2O5等を使用す
る場合もある。しかし、タンタル酸化物を使用する場合
シリコン酸化物又はシリコンナイトライドに比べリ−ク
電流が増加する。
メモリセルの高集積化により次第に小さくなるセルの大
きさによりストレージ電極の絶対有効面積が必然的に縮
まる。従って、前記ＳＴＣセル構造は一定限界以上、例
えば16Ｍやそれ以上の集積度を有する高集積化されたＤ
ＲＡＭ装置の製造には適さない。一方、キャパシタのキ
ャパシタンスを増加させるための他の方法として誘電体
膜として高誘電物質のタンタル酸化物 Ta2O5等を使用す
る場合もある。しかし、タンタル酸化物を使用する場合
シリコン酸化物又はシリコンナイトライドに比べリ−ク
電流が増加する。
【０００６】セルキャパシタンスを増加させるための他
の方法として、半導体基板にトレンチを形成しそのトレ
ンチ内にキャパシタを形成するトレンチ形キャパシタセ
ルが提案され適用されている。しかしながら、16Ｍ級ト
レンチ形ＤＲＡＭ装置では互いに隣接したキャパシタ間
を干渉なく分離させることが非常に困難である 。一
方、キャパシタの有効面積を拡張させセルキャパシタン
スを増加させるためにフィン構造のキャパシタが提案さ
れた。提案された多くの研究の中でも、フィン構造のキ
ャパシタはその製造工程が比較的に簡単でありながら大
きいセルキャパシタンスが確保できるという点から、今
日キャパシタ構造として大いに脚光を浴びている。
の方法として、半導体基板にトレンチを形成しそのトレ
ンチ内にキャパシタを形成するトレンチ形キャパシタセ
ルが提案され適用されている。しかしながら、16Ｍ級ト
レンチ形ＤＲＡＭ装置では互いに隣接したキャパシタ間
を干渉なく分離させることが非常に困難である 。一
方、キャパシタの有効面積を拡張させセルキャパシタン
スを増加させるためにフィン構造のキャパシタが提案さ
れた。提案された多くの研究の中でも、フィン構造のキ
ャパシタはその製造工程が比較的に簡単でありながら大
きいセルキャパシタンスが確保できるという点から、今
日キャパシタ構造として大いに脚光を浴びている。
【０００７】前記フィン構造のキャパシタはスタック形
のキャパシタの一種であり、多数層の導電層とこれら導
電層の各々を隔離させる空間を具備したストレージ電極
を含む。従って、各導電層の上面及び下面、そして側面
までもキャパシタの有効面積として利用できるので高集
積化に非常に有利な構造である。従来のフィン構造のキ
ャパシタの製造方法を図１〜図５を参照して説明すれば
次の通りである（参照、"3-Dimensional Stacked Capac
itor Cell for 16M and64M DRAM",T.Ema et al.,IEDM 8
8, pp592-595 ）。
のキャパシタの一種であり、多数層の導電層とこれら導
電層の各々を隔離させる空間を具備したストレージ電極
を含む。従って、各導電層の上面及び下面、そして側面
までもキャパシタの有効面積として利用できるので高集
積化に非常に有利な構造である。従来のフィン構造のキ
ャパシタの製造方法を図１〜図５を参照して説明すれば
次の通りである（参照、"3-Dimensional Stacked Capac
itor Cell for 16M and64M DRAM",T.Ema et al.,IEDM 8
8, pp592-595 ）。
【０００８】図１は半導体基板の活性領域にトランジス
タを形成しその上に絶縁層と導電層を交代に積層させる
ことを示した断面図である。より詳細に見れば、半導体
基板１を通常の素子分離方法である LOCOS法を利用して
フィールド酸化膜２よりなる非活性領域と前記フィール
ド酸化膜２で取り囲まれて限定される活性領域が区分さ
れるように形成する。前記活性領域上にはゲート絶縁膜
３、ゲート電極４、そしてソース領域５及びドレイン領
域６を具備したＭＯＳ形トランジスタを形成し、前記フ
ィールド酸化膜２の上には前記トランジスタのゲート電
極４がパタニングされる際、同時にパタニングしワード
ライン４−１を形成する。次いで、前記結果物の上面に
前記ゲート電極４を絶縁させ、蝕刻を阻止するための目
的で窒化膜７等の絶縁膜を形成する。前記窒化膜７の上
面に絶縁層の第１シリコン酸化物層８ａ、導電層の第１
ポリシリコン層９ａ及び絶縁層の第２シリコン酸化物層
８ｂを順に積層させる。この際、例えば２フィン構造の
場合には２層のシリコン酸化物層と１層のポリシリコン
層を交代に積層する（一方、３フィン構造の場合は３層
のシリコン酸化物層と２層のポリシリコン層を交代に積
層する）。
タを形成しその上に絶縁層と導電層を交代に積層させる
ことを示した断面図である。より詳細に見れば、半導体
基板１を通常の素子分離方法である LOCOS法を利用して
フィールド酸化膜２よりなる非活性領域と前記フィール
ド酸化膜２で取り囲まれて限定される活性領域が区分さ
れるように形成する。前記活性領域上にはゲート絶縁膜
３、ゲート電極４、そしてソース領域５及びドレイン領
域６を具備したＭＯＳ形トランジスタを形成し、前記フ
ィールド酸化膜２の上には前記トランジスタのゲート電
極４がパタニングされる際、同時にパタニングしワード
ライン４−１を形成する。次いで、前記結果物の上面に
前記ゲート電極４を絶縁させ、蝕刻を阻止するための目
的で窒化膜７等の絶縁膜を形成する。前記窒化膜７の上
面に絶縁層の第１シリコン酸化物層８ａ、導電層の第１
ポリシリコン層９ａ及び絶縁層の第２シリコン酸化物層
８ｂを順に積層させる。この際、例えば２フィン構造の
場合には２層のシリコン酸化物層と１層のポリシリコン
層を交代に積層する（一方、３フィン構造の場合は３層
のシリコン酸化物層と２層のポリシリコン層を交代に積
層する）。
【０００９】図２は前記ソース領域５上にコンタクトホ
ールを形成した後導電層を全面に形成させることを示し
た断面図である。より具体的に見れば、前記ソース領域
５上に前記ソース領域とキャパシタのストレージ電極を
連結するためのコンタクトホールのマスクパターンを適
用して形成する。次に、前記第１、第２シリコン酸化物
層８ａ、８ｂと第１ポリシリコン層９ａが図示の順序で
順次積層された前記コンタクトホールを含む前記半導体
基板全面に導電層である第２ポリシリコン層９ｂを沈積
する。図３は前記図２の結果物をパタニングすることに
よりキャパシタのストレージ電極パターンを形成したこ
とを示す断面図である。
ールを形成した後導電層を全面に形成させることを示し
た断面図である。より具体的に見れば、前記ソース領域
５上に前記ソース領域とキャパシタのストレージ電極を
連結するためのコンタクトホールのマスクパターンを適
用して形成する。次に、前記第１、第２シリコン酸化物
層８ａ、８ｂと第１ポリシリコン層９ａが図示の順序で
順次積層された前記コンタクトホールを含む前記半導体
基板全面に導電層である第２ポリシリコン層９ｂを沈積
する。図３は前記図２の結果物をパタニングすることに
よりキャパシタのストレージ電極パターンを形成したこ
とを示す断面図である。
【００１０】即ち、マスクパターンを適用し前記コンタ
クトホールを中心に一定の距離内で前記沈積された第
１、第２ポリシリコン層９ａ、９ｂと第２シリコン酸化
物層８ｂの一部分が残るように順に蝕刻する。従って、
二つのポリシリコン層よりなるフィン形のストレージ電
極パターンを形成する。図４はキャパシタのストレージ
電極を完成したことを示した断面図である。即ち、前記
二つのポリシリコン層９ａ、９ｂの間に残存する前記第
２シリコン酸化物層８ｂと窒化膜７上に形成された第１
シリコン酸化物層８ａを湿式蝕刻により取り除き鰭（フ
ィン）模様のストレージ電極を形成する。この際、前記
窒化膜７は蝕刻阻止層として作用し前記蝕刻工程による
トランジスタの損傷を防止する。
クトホールを中心に一定の距離内で前記沈積された第
１、第２ポリシリコン層９ａ、９ｂと第２シリコン酸化
物層８ｂの一部分が残るように順に蝕刻する。従って、
二つのポリシリコン層よりなるフィン形のストレージ電
極パターンを形成する。図４はキャパシタのストレージ
電極を完成したことを示した断面図である。即ち、前記
二つのポリシリコン層９ａ、９ｂの間に残存する前記第
２シリコン酸化物層８ｂと窒化膜７上に形成された第１
シリコン酸化物層８ａを湿式蝕刻により取り除き鰭（フ
ィン）模様のストレージ電極を形成する。この際、前記
窒化膜７は蝕刻阻止層として作用し前記蝕刻工程による
トランジスタの損傷を防止する。
【００１１】図５はキャパシタを完成させビットライン
を形成したことを示す断面図である。即ち、前記ストレ
ージ電極９の上面に酸化膜、窒化膜等の絶縁性の良い誘
電体膜１３を形成し、素子全面にポリシリコン層を沈積
充填した後パタニングしてプレート電極１４を形成す
る。次いで、前記プレート電極１４と後に形成されるビ
ットラインを絶縁させるための絶縁膜１５を形成する。
前記ドレイン領域６上にコンタクトホールを形成した後
半導体基板全面に導電物質を沈積しビットライン１６を
形成する。
を形成したことを示す断面図である。即ち、前記ストレ
ージ電極９の上面に酸化膜、窒化膜等の絶縁性の良い誘
電体膜１３を形成し、素子全面にポリシリコン層を沈積
充填した後パタニングしてプレート電極１４を形成す
る。次いで、前記プレート電極１４と後に形成されるビ
ットラインを絶縁させるための絶縁膜１５を形成する。
前記ドレイン領域６上にコンタクトホールを形成した後
半導体基板全面に導電物質を沈積しビットライン１６を
形成する。
【００１２】しかし、前記Ｔ．Ｅｍａ等の文献に示され
たフィン構造のキャパシタはその有効断面積を必要に応
じて増加させることができ、セルキャパシタンスが十分
に確保できるが次のような問題点を含んでいる。第１
に、ストレージ電極パターン形成のための蝕刻工程はポ
リシリコン層とシリコン酸化物層を交代に反応性イオン
蝕刻方式で蝕刻を遂行する。この方法は工程が非常に煩
わしいだけでなく、各層別に蝕刻工程の条件が変化する
ので、ストレージ電極の表面損傷をもたらしセルキャパ
シタンスの信頼性を落とす。
たフィン構造のキャパシタはその有効断面積を必要に応
じて増加させることができ、セルキャパシタンスが十分
に確保できるが次のような問題点を含んでいる。第１
に、ストレージ電極パターン形成のための蝕刻工程はポ
リシリコン層とシリコン酸化物層を交代に反応性イオン
蝕刻方式で蝕刻を遂行する。この方法は工程が非常に煩
わしいだけでなく、各層別に蝕刻工程の条件が変化する
ので、ストレージ電極の表面損傷をもたらしセルキャパ
シタンスの信頼性を落とす。
【００１３】第２に、ストレージ電極が形成されてはい
けない周辺回路部でシリコン酸化物層、ポリシリコン層
を順に蝕刻する時十分なオーバエッチのない場合、スト
リンガー（Stringer）が発生するおそれがある。第３
に、前記従来のフィン構造は垂直に多層化されたストレ
ージ電極を形成するのでセルのトポグラフィー（topogr
aphy）がかなり脆弱である。又、コンタクトホールの形
成及びストレージ電極パターンの形成のための写真蝕刻
工程のマージンが非常に少なくなる。
けない周辺回路部でシリコン酸化物層、ポリシリコン層
を順に蝕刻する時十分なオーバエッチのない場合、スト
リンガー（Stringer）が発生するおそれがある。第３
に、前記従来のフィン構造は垂直に多層化されたストレ
ージ電極を形成するのでセルのトポグラフィー（topogr
aphy）がかなり脆弱である。又、コンタクトホールの形
成及びストレージ電極パターンの形成のための写真蝕刻
工程のマージンが非常に少なくなる。
【００１４】
【発明が解決しようとする課題】本発明は前述した従来
の技術の問題点を改善するためのものであり、その目的
はキャパシタの有効面積を十分に確保しながらも埋没コ
ンタクトの幅を減少させ、コンタクトホール形成工程の
マージンが十分に確保でき、ひいてはメモリ装置の集積
度を向上させ得る半導体メモリ装置の製造方法を提供す
ることである。
の技術の問題点を改善するためのものであり、その目的
はキャパシタの有効面積を十分に確保しながらも埋没コ
ンタクトの幅を減少させ、コンタクトホール形成工程の
マージンが十分に確保でき、ひいてはメモリ装置の集積
度を向上させ得る半導体メモリ装置の製造方法を提供す
ることである。
【００１５】本発明の他の目的はキャパシタのストレー
ジ電極の表面損傷及びフィン間連結部分でのストレージ
電極の折れを防止することにより、安定したストレージ
電極が形成できる半導体メモリ装置の製造方法を提供す
ることである。また、本発明の他の目的はセルのトポグ
ラフィーの改善された半導体メモリ装置の製造方法を提
供することである。
ジ電極の表面損傷及びフィン間連結部分でのストレージ
電極の折れを防止することにより、安定したストレージ
電極が形成できる半導体メモリ装置の製造方法を提供す
ることである。また、本発明の他の目的はセルのトポグ
ラフィーの改善された半導体メモリ装置の製造方法を提
供することである。
【００１６】
【課題を達成するための手段】前記目的を達成するため
に、表面領域にトランジスタの形成された半導体基板の
全面に第１絶縁層と第１導電層を順に形成する段階と、
前記第１導電層の全面に湿式蝕刻の可能な第１物質層を
平坦に形成する段階と、前記第１物質層の特定部分で前
記半導体基板が露出されるようにコンタクトホールを形
成する段階と、前記コンタクトホールを含んで前記第１
物質層上に第２導電層を形成する段階と、前記第２導電
層上に前記コンタクトホールを含んで一定の拡がりを有
するフォトレジストパターンを形成する段階と、前記フ
ォトレジストパターンを蝕刻マスクにしてその下部に形
成された前記第２導電層を蝕刻する段階と、前記第２導
電層の下部の第１物質層を湿式除去する段階と、前記フ
ォトレジストパターンを蝕刻マスクにし第１物質層の下
に形成された前記第１導電層を蝕刻し残存する前記第
１、第２導電層で構成されるキャパシタのストレージ電
極を形成する段階を具備してなることを特徴とする半導
体メモリ装置の製造方法を提供する。
に、表面領域にトランジスタの形成された半導体基板の
全面に第１絶縁層と第１導電層を順に形成する段階と、
前記第１導電層の全面に湿式蝕刻の可能な第１物質層を
平坦に形成する段階と、前記第１物質層の特定部分で前
記半導体基板が露出されるようにコンタクトホールを形
成する段階と、前記コンタクトホールを含んで前記第１
物質層上に第２導電層を形成する段階と、前記第２導電
層上に前記コンタクトホールを含んで一定の拡がりを有
するフォトレジストパターンを形成する段階と、前記フ
ォトレジストパターンを蝕刻マスクにしてその下部に形
成された前記第２導電層を蝕刻する段階と、前記第２導
電層の下部の第１物質層を湿式除去する段階と、前記フ
ォトレジストパターンを蝕刻マスクにし第１物質層の下
に形成された前記第１導電層を蝕刻し残存する前記第
１、第２導電層で構成されるキャパシタのストレージ電
極を形成する段階を具備してなることを特徴とする半導
体メモリ装置の製造方法を提供する。
【００１７】又、表面領域にトランジスタの形成された
半導体基板の全面に第１絶縁層と第１導電層を順に形成
する段階と、前記第１導電層の全面に前記第１導電層及
び後続する第２導電層より蝕刻速度の大きい第２物質層
を均一な厚さで形成する段階と、前記第２物質層の特定
部分で前記半導体基板が露出されるようにコンタクトホ
ールを形成する段階と、前記コンタクトホールを含んで
前記第２物質層上に第２導電層を形成する段階と、前記
第２導電層上に前記コンタクトホールを含んで一定の拡
がりを有するフォトレジストパターンを形成する段階
と、前記フォトレジストパターンを蝕刻マスクにしてそ
の下部に形成された前記第２導電層を蝕刻する段階と、
前記第２導電層の下部の第２物質層を湿式除去する段階
と、前記フォトレジストパターンを蝕刻マスクにして第
２物質層の下に形成された前記第１導電層を蝕刻し残存
する前記第１、第２導電層で構成されるキャパシタのス
トレージ電極を形成する段階を具備してなることを特徴
とする半導体メモリ装置の製造方法を提供する。
半導体基板の全面に第１絶縁層と第１導電層を順に形成
する段階と、前記第１導電層の全面に前記第１導電層及
び後続する第２導電層より蝕刻速度の大きい第２物質層
を均一な厚さで形成する段階と、前記第２物質層の特定
部分で前記半導体基板が露出されるようにコンタクトホ
ールを形成する段階と、前記コンタクトホールを含んで
前記第２物質層上に第２導電層を形成する段階と、前記
第２導電層上に前記コンタクトホールを含んで一定の拡
がりを有するフォトレジストパターンを形成する段階
と、前記フォトレジストパターンを蝕刻マスクにしてそ
の下部に形成された前記第２導電層を蝕刻する段階と、
前記第２導電層の下部の第２物質層を湿式除去する段階
と、前記フォトレジストパターンを蝕刻マスクにして第
２物質層の下に形成された前記第１導電層を蝕刻し残存
する前記第１、第２導電層で構成されるキャパシタのス
トレージ電極を形成する段階を具備してなることを特徴
とする半導体メモリ装置の製造方法を提供する。
【００１８】
【作用】本発明では適当な蝕刻法を選ぶことにより前記
第１導電層より蝕刻速度の大きい前記第１物質層や第２
物質層を第１導電層上に形成させるのでキャパシタのス
トレージ電極をトランジスタのソース領域に連結するた
めのコンタクトホールを形成する際前記第１導電層が前
記第１物質層又は第２物質層に対し蝕刻阻止膜として作
用し前記第１導電層がコンタクトホール内部に突出した
形に残存する。
第１導電層より蝕刻速度の大きい前記第１物質層や第２
物質層を第１導電層上に形成させるのでキャパシタのス
トレージ電極をトランジスタのソース領域に連結するた
めのコンタクトホールを形成する際前記第１導電層が前
記第１物質層又は第２物質層に対し蝕刻阻止膜として作
用し前記第１導電層がコンタクトホール内部に突出した
形に残存する。
【００１９】従って、従来使用されていたコンタクトホ
ールマスクを用いてもコンタクトホールの幅を縮小させ
るだけでなく、等しい大きさのコンタクトホールを形成
する場合には露光面積がより大きいマスクが使用でき
る。又、前記第１物質層、第２物質層を湿式蝕刻の可能
な物質で形成するので過剰蝕刻がなくても周辺回路部で
発生するストリンガーの危険性が取り除け、ストレージ
電極に対する損傷が減らせる。
ールマスクを用いてもコンタクトホールの幅を縮小させ
るだけでなく、等しい大きさのコンタクトホールを形成
する場合には露光面積がより大きいマスクが使用でき
る。又、前記第１物質層、第２物質層を湿式蝕刻の可能
な物質で形成するので過剰蝕刻がなくても周辺回路部で
発生するストリンガーの危険性が取り除け、ストレージ
電極に対する損傷が減らせる。
【００２０】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。図６〜図１５は本発明の第１実施例
による半導体メモリ装置の製造過程を各段階別に示した
断面図である。図６は半導体基板２１上にフィールド酸
化膜２２を形成したことを示す断面図である。即ち、半
導体基板２１上に LOCOS(Local Oxidation of Silicon)
法等、通常の素子分離方法により非活性領域であるフィ
ールド酸化膜２２を形成しそれらにより取り囲まれる素
子活性領域を形成する。
を詳細に説明する。図６〜図１５は本発明の第１実施例
による半導体メモリ装置の製造過程を各段階別に示した
断面図である。図６は半導体基板２１上にフィールド酸
化膜２２を形成したことを示す断面図である。即ち、半
導体基板２１上に LOCOS(Local Oxidation of Silicon)
法等、通常の素子分離方法により非活性領域であるフィ
ールド酸化膜２２を形成しそれらにより取り囲まれる素
子活性領域を形成する。
【００２１】図７は半導体基板の活性領域上にゲート電
極２４を形成し非活性領域上にワードライン２４−１を
形成したことを示す断面図である。より詳細に説明すれ
ば、前記半導体基板２１上にゲート絶縁膜２３を形成し
た後、ゲート電極２４のための導電層及びその上に第１
ＨＴＯ膜２５のための高温酸化膜を形成する。そして、
通常の写真蝕刻方法を使用し活性領域内にゲート電極２
４と、非活性領域上にワ−ドライン２４−１を同一の導
電層で同時にパタニングして形成する。この際、前記ゲ
ート電極２４上の第１ＨＴＯ膜２５はソース領域上の埋
没コンタクトホール形成のための蝕刻工程の際前記ゲー
ト電極２４とコンタクトホール内のストレージ電極との
短絡を防止する側壁酸化物を簡易に形成するために 1,0
00〜3,000 Å位に形成する。しかしながら、第１ＨＴＯ
２５膜をゲート電極上に形成せず工程を進行させ得る。
極２４を形成し非活性領域上にワードライン２４−１を
形成したことを示す断面図である。より詳細に説明すれ
ば、前記半導体基板２１上にゲート絶縁膜２３を形成し
た後、ゲート電極２４のための導電層及びその上に第１
ＨＴＯ膜２５のための高温酸化膜を形成する。そして、
通常の写真蝕刻方法を使用し活性領域内にゲート電極２
４と、非活性領域上にワ−ドライン２４−１を同一の導
電層で同時にパタニングして形成する。この際、前記ゲ
ート電極２４上の第１ＨＴＯ膜２５はソース領域上の埋
没コンタクトホール形成のための蝕刻工程の際前記ゲー
ト電極２４とコンタクトホール内のストレージ電極との
短絡を防止する側壁酸化物を簡易に形成するために 1,0
00〜3,000 Å位に形成する。しかしながら、第１ＨＴＯ
２５膜をゲート電極上に形成せず工程を進行させ得る。
【００２２】図８はトランジスタのソース／ドレイン領
域２７、２８を形成したことを示す断面図である。ここ
で、ソース／ドレインイオン注入を施しソース領域２７
とドレイン領域２８を形成し、この際ゲート電極２４の
上部の第１ＨＴＯ膜２５がゲート電極をブロッキングし
ているのでゲート電極にイオン注入がなされない。次い
で、全面にＨＴＯ膜を形成した後エッチし前記ゲート電
極２４及び第１ＨＴＯ膜２５の側壁に第２ＨＴＯスペー
サ２６を形成するが、簡易法では全面熱酸化による側壁
酸化物を利用しても良い。
域２７、２８を形成したことを示す断面図である。ここ
で、ソース／ドレインイオン注入を施しソース領域２７
とドレイン領域２８を形成し、この際ゲート電極２４の
上部の第１ＨＴＯ膜２５がゲート電極をブロッキングし
ているのでゲート電極にイオン注入がなされない。次い
で、全面にＨＴＯ膜を形成した後エッチし前記ゲート電
極２４及び第１ＨＴＯ膜２５の側壁に第２ＨＴＯスペー
サ２６を形成するが、簡易法では全面熱酸化による側壁
酸化物を利用しても良い。
【００２３】図９は前記図８の結果物上にキャパシタの
絶縁のために第３ＨＴＯ膜２９を全面に形成し、その上
にキャパシタのフィン形のストレージ電極を形成するた
めの第１導電層３０を形成したことを示す断面図であ
る。より詳細に説明すれば、例えば多結晶シリコンで形
成した前記第１導電層３０はキャパシタの有効面積を広
める役割もするが、埋没コンタクト形成のための蝕刻工
程の際蝕刻阻止膜としての役割もする。トポグラフィー
と有効面積を広げる側面又はコンタクトホールの大きさ
等を考慮し適正の厚さで、例えば 500〜3,000 Å位で形
成する。前記第１導電層３０は多結晶シリコンに砒素Ａ
ｓのイオン注入、POCl3 の熱拡散により不純物をドーピ
ングさせたり、不純物のドーピングされた多結晶シリコ
ンを使用しても良い。
絶縁のために第３ＨＴＯ膜２９を全面に形成し、その上
にキャパシタのフィン形のストレージ電極を形成するた
めの第１導電層３０を形成したことを示す断面図であ
る。より詳細に説明すれば、例えば多結晶シリコンで形
成した前記第１導電層３０はキャパシタの有効面積を広
める役割もするが、埋没コンタクト形成のための蝕刻工
程の際蝕刻阻止膜としての役割もする。トポグラフィー
と有効面積を広げる側面又はコンタクトホールの大きさ
等を考慮し適正の厚さで、例えば 500〜3,000 Å位で形
成する。前記第１導電層３０は多結晶シリコンに砒素Ａ
ｓのイオン注入、POCl3 の熱拡散により不純物をドーピ
ングさせたり、不純物のドーピングされた多結晶シリコ
ンを使用しても良い。
【００２４】図１０は前記第１導電層３０上に平坦化し
た第１物質層３１を形成した後コンタクトホールの形成
のためのフォトレジストパターン３２を形成した断面図
である。平坦化した第１物質層３１を形成するために前
記第１導電層３０の上部にフローの可能なＢＰＳＧ（Bo
rophospho-silicate Glass）膜を2,500 〜 4,000Å位の
厚さで沈積した後、表面が平坦化されるようにフローさ
せる。この際、フロー工程の温度は 850℃以下にして既
に形成されたトランジスタの特性に変化を起こさないよ
うにする。ここで、前記のようにＢＰＳＧ膜３１を使用
し埋没コンタクト形成の前に基板を平坦化させることに
より埋没コンタクト及び後続くストレージ電極形成のた
めの写真蝕刻工程の際工程マージンが十分に確保でき
る。引き続き、前記平坦化されたＢＰＳＧ膜３１の上部
にフォトレジストを塗布し埋没コンタクトマスクを適用
し写真蝕刻工程を行ってフォトレジストパターン３２を
形成する。この際、使用する前記埋没コンタクトマスク
は従来のＳＴＣセル製作で使用される埋没コンタクトマ
スクより露光面積が大きい。露光面積の大きい埋没コン
タクトマスクの使用は、埋没コンタクト形成のための写
真蝕刻工程の際コンタクトホールが容易に開口されるよ
うになるため好ましい。一方、従来の埋没コンタクトマ
スクをそのまま使用する場合にはコンタクトホールの幅
が従来より縮まるようになり集積度の側面で有利であ
る。従って、マスク選択の幅も広くなる。
た第１物質層３１を形成した後コンタクトホールの形成
のためのフォトレジストパターン３２を形成した断面図
である。平坦化した第１物質層３１を形成するために前
記第１導電層３０の上部にフローの可能なＢＰＳＧ（Bo
rophospho-silicate Glass）膜を2,500 〜 4,000Å位の
厚さで沈積した後、表面が平坦化されるようにフローさ
せる。この際、フロー工程の温度は 850℃以下にして既
に形成されたトランジスタの特性に変化を起こさないよ
うにする。ここで、前記のようにＢＰＳＧ膜３１を使用
し埋没コンタクト形成の前に基板を平坦化させることに
より埋没コンタクト及び後続くストレージ電極形成のた
めの写真蝕刻工程の際工程マージンが十分に確保でき
る。引き続き、前記平坦化されたＢＰＳＧ膜３１の上部
にフォトレジストを塗布し埋没コンタクトマスクを適用
し写真蝕刻工程を行ってフォトレジストパターン３２を
形成する。この際、使用する前記埋没コンタクトマスク
は従来のＳＴＣセル製作で使用される埋没コンタクトマ
スクより露光面積が大きい。露光面積の大きい埋没コン
タクトマスクの使用は、埋没コンタクト形成のための写
真蝕刻工程の際コンタクトホールが容易に開口されるよ
うになるため好ましい。一方、従来の埋没コンタクトマ
スクをそのまま使用する場合にはコンタクトホールの幅
が従来より縮まるようになり集積度の側面で有利であ
る。従って、マスク選択の幅も広くなる。
【００２５】図１１は埋没コンタクトホール３３を形成
した後フォトレジストパターン３２を取り除いたことを
示した断面図である。詳細に説明すれば、前記フォトレ
ジストパターン３２により露出された前記ＢＰＳＧ膜３
１を蝕刻する際、前記ＢＰＳＧ膜３１が前記第１導電層
３０に比べ蝕刻速度が大きいので前記第１導電層３０が
ＢＰＳＧ膜３１の蝕刻阻止層の役割をする。次いで、前
記露出された第１導電層３０及び第３ＨＴＯ膜２９を順
に取り除き埋没コンタクトパターンのために使用されて
いたフォトレジストパターン３２を取り除き埋没コンタ
クトホール３３の形成を完了する。ここで、前記第１導
電層３０とＢＰＳＧ膜３１の蝕刻選択比の差により、前
記露出された第１導電層３０の蝕刻の際コンタクトホー
ルの中心に第１導電層３０が突出して残存する。前記第
１導電層３０の突出部は後続する第３ＨＴＯ膜２９の蝕
刻工程の際蝕刻マスクの役割をする。従って、前記埋没
コンタクトホール３３の下部でのその幅は更に縮まるよ
うになり、前記ゲート電極２４又はワードライン２４−
１と前記埋没コンタクトホール３３に後続き充電された
導電層との短絡が防げる。
した後フォトレジストパターン３２を取り除いたことを
示した断面図である。詳細に説明すれば、前記フォトレ
ジストパターン３２により露出された前記ＢＰＳＧ膜３
１を蝕刻する際、前記ＢＰＳＧ膜３１が前記第１導電層
３０に比べ蝕刻速度が大きいので前記第１導電層３０が
ＢＰＳＧ膜３１の蝕刻阻止層の役割をする。次いで、前
記露出された第１導電層３０及び第３ＨＴＯ膜２９を順
に取り除き埋没コンタクトパターンのために使用されて
いたフォトレジストパターン３２を取り除き埋没コンタ
クトホール３３の形成を完了する。ここで、前記第１導
電層３０とＢＰＳＧ膜３１の蝕刻選択比の差により、前
記露出された第１導電層３０の蝕刻の際コンタクトホー
ルの中心に第１導電層３０が突出して残存する。前記第
１導電層３０の突出部は後続する第３ＨＴＯ膜２９の蝕
刻工程の際蝕刻マスクの役割をする。従って、前記埋没
コンタクトホール３３の下部でのその幅は更に縮まるよ
うになり、前記ゲート電極２４又はワードライン２４−
１と前記埋没コンタクトホール３３に後続き充電された
導電層との短絡が防げる。
【００２６】図１２は前記コンタクトホール３３を含ん
で前記ＢＰＳＧ３１上に第２導電層３４を形成しキャパ
シタのストレージ電極形成のためのフォトレジストパタ
ーン３５を形成したことを示す断面図である。より詳細
に説明すれば、前記埋没コンタクトホール３３の形成さ
れた基板全面にストレージ電極形成のための第２導電層
３４として多結晶シリコンを沈積した後、Ａｓイオン注
入や POCl3を利用し不純物をドーピングさせる。前記第
２導電層３４は 1,000 〜3,000 Å位の適正の厚さで形
成する。一方、ドープされた多結晶シリコン自体を第２
導電層３４の材料に使用することもできる。次いで、フ
ォトレジストを塗布しストレージ電極形成用のマスクを
適用した写真蝕刻工程を行い前記フォトレジストパター
ン３５を形成する。この際、ストレージ電極形成用のマ
スクは従来のＳＴＣセルのストレージ電極形成用のマス
クが用いられる。
で前記ＢＰＳＧ３１上に第２導電層３４を形成しキャパ
シタのストレージ電極形成のためのフォトレジストパタ
ーン３５を形成したことを示す断面図である。より詳細
に説明すれば、前記埋没コンタクトホール３３の形成さ
れた基板全面にストレージ電極形成のための第２導電層
３４として多結晶シリコンを沈積した後、Ａｓイオン注
入や POCl3を利用し不純物をドーピングさせる。前記第
２導電層３４は 1,000 〜3,000 Å位の適正の厚さで形
成する。一方、ドープされた多結晶シリコン自体を第２
導電層３４の材料に使用することもできる。次いで、フ
ォトレジストを塗布しストレージ電極形成用のマスクを
適用した写真蝕刻工程を行い前記フォトレジストパター
ン３５を形成する。この際、ストレージ電極形成用のマ
スクは従来のＳＴＣセルのストレージ電極形成用のマス
クが用いられる。
【００２７】図１３は前記フォトレジストパターン３５
を蝕刻マスクにして前記第２導電層３４とＢＰＳＧ膜３
１を取り除いたことを示した断面図である。先ず、前記
フォトレジストパターン３５により露出された前記第２
導電層３４を写真蝕刻する。この際、前記第２導電層３
４の下にはＢＰＳＧ膜３１が十分な厚さで存するので、
第２導電層３４を過度に蝕刻するのは問題にならない。
これにより、周辺回路部等でストリンガーは発生するお
それがなくなる。次いで、ＨＦ又はＢＯＥ（Bufferd Ox
ide Etchant ）溶液を利用し前記残存するＢＰＳＧ膜３
１を湿式除去する。この際、ＢＰＳＧ膜を既存の乾式蝕
刻でない湿式蝕刻で取り除くことによりＢＰＳＧ膜が完
璧に取り除けるだけでなく工程も単純化される。湿式工
程により露出された前記第２導電層３４の下面及び側面
部分までストレージ電極の有効面積に使用し得る。
を蝕刻マスクにして前記第２導電層３４とＢＰＳＧ膜３
１を取り除いたことを示した断面図である。先ず、前記
フォトレジストパターン３５により露出された前記第２
導電層３４を写真蝕刻する。この際、前記第２導電層３
４の下にはＢＰＳＧ膜３１が十分な厚さで存するので、
第２導電層３４を過度に蝕刻するのは問題にならない。
これにより、周辺回路部等でストリンガーは発生するお
それがなくなる。次いで、ＨＦ又はＢＯＥ（Bufferd Ox
ide Etchant ）溶液を利用し前記残存するＢＰＳＧ膜３
１を湿式除去する。この際、ＢＰＳＧ膜を既存の乾式蝕
刻でない湿式蝕刻で取り除くことによりＢＰＳＧ膜が完
璧に取り除けるだけでなく工程も単純化される。湿式工
程により露出された前記第２導電層３４の下面及び側面
部分までストレージ電極の有効面積に使用し得る。
【００２８】図１４はキャパシタのストレージ電極を形
成した断面図である。詳細に説明すれば、前記残存する
フォトレジストパターン３５をベークし硬化させフォト
レジストの密着力を良くする。前記フォトレジストパタ
ーン３５を蝕刻マスクにして前記第１導電層３０を蝕刻
することにより第１導電層３０と第２導電層３４よりな
る二重のフィン構造のストレージ電極を形成する。
成した断面図である。詳細に説明すれば、前記残存する
フォトレジストパターン３５をベークし硬化させフォト
レジストの密着力を良くする。前記フォトレジストパタ
ーン３５を蝕刻マスクにして前記第１導電層３０を蝕刻
することにより第１導電層３０と第２導電層３４よりな
る二重のフィン構造のストレージ電極を形成する。
【００２９】図１５はキャパシタを完成しビットライン
３９を形成したことを示す断面図である。即ち、前記ス
トレージ電極の露出された表面の上に誘電体膜３６とし
て、例えばＯＮＯ（Oxide / Nitride / Oxide ）膜を形
成し、素子全面に第３導電層を沈積しプレート電極３７
を形成した後、前記プレート電極３７と後に形成される
ビットラインを絶縁させるための絶縁膜３８を形成す
る。その後、前記ドレイン領域２８上にコンタクトホー
ルを形成した後半導体基板全面に第４導電層を沈積しビ
ットライン３９を形成することによりキャパシタ製造工
程を完了する。
３９を形成したことを示す断面図である。即ち、前記ス
トレージ電極の露出された表面の上に誘電体膜３６とし
て、例えばＯＮＯ（Oxide / Nitride / Oxide ）膜を形
成し、素子全面に第３導電層を沈積しプレート電極３７
を形成した後、前記プレート電極３７と後に形成される
ビットラインを絶縁させるための絶縁膜３８を形成す
る。その後、前記ドレイン領域２８上にコンタクトホー
ルを形成した後半導体基板全面に第４導電層を沈積しビ
ットライン３９を形成することによりキャパシタ製造工
程を完了する。
【００３０】一方、図１６〜図２１は本発明の第２実施
例による半導体メモリ装置の製造過程を各段階別に示し
た断面図である。ここで、前記第１実施例での図６〜図
９に示した製造過程までは全く同一の過程であり、前記
第１実施例の各図面と同一の参照番号は同一の構成要素
を示す。図１６は前記図９に次いで第１導電層３０上に
第２物質層４１を形成しコンタクトホール形成のための
フォトレジストパターン３２を形成することを示した断
面図である。より詳細に説明すれば、前記第１導電層３
０上に第２物質層４１を形成し全面にフォトレジスト層
を形成した後、埋没コンタクトホール形成のためのフォ
トレジストパターン３２を形成する。前記第２物質層４
１は前記第１導電層３０及び後続する第２導電層（図１
８の３４）より蝕刻速度大きい物質であり、前記第１導
電層３０の全面に均一な厚さで形成される。前記第２物
質層４１は高温酸化膜ＨＴＯ膜でできる限り薄く形成す
る 。
例による半導体メモリ装置の製造過程を各段階別に示し
た断面図である。ここで、前記第１実施例での図６〜図
９に示した製造過程までは全く同一の過程であり、前記
第１実施例の各図面と同一の参照番号は同一の構成要素
を示す。図１６は前記図９に次いで第１導電層３０上に
第２物質層４１を形成しコンタクトホール形成のための
フォトレジストパターン３２を形成することを示した断
面図である。より詳細に説明すれば、前記第１導電層３
０上に第２物質層４１を形成し全面にフォトレジスト層
を形成した後、埋没コンタクトホール形成のためのフォ
トレジストパターン３２を形成する。前記第２物質層４
１は前記第１導電層３０及び後続する第２導電層（図１
８の３４）より蝕刻速度大きい物質であり、前記第１導
電層３０の全面に均一な厚さで形成される。前記第２物
質層４１は高温酸化膜ＨＴＯ膜でできる限り薄く形成す
る 。
【００３１】一方、埋没コンタクトを前記ソース領域２
７の上に形成できるようにフォトレジストパターン３２
が形成され、この際フォトレジストパターン３２は前記
第１実施例の場合のように既存のＳＴＣセルのマスク又
は既存のＳＴＣセルの埋没コンタクトマスクより露光面
積の大きいマスクを用いて形成する。たとえ露光面積の
拡大された埋没コンタクトマスクを使用しても、前記マ
スクにより形成されたフォトレジストパターン３２を蝕
刻マスクにして後続する埋没コンタクトを形成する際、
埋没コンタクトホール内部に前記第１導電層３０の一部
が突出し残存するので、前記第１導電層３０が蝕刻阻止
膜として作用し埋没コンタクトホールの幅を狭くする。
これは埋没コンタクトホールの大きさを十分に小さく形
成でき、工程マージンを十分に確保させ得る。前記埋没
コンタクトホールの幅は前記第１導電層３０の厚さと蝕
刻時間を調節し埋没コンタクト蝕刻の際その内部に突出
する第１導電層の残存量に応じ調節が可能である。
７の上に形成できるようにフォトレジストパターン３２
が形成され、この際フォトレジストパターン３２は前記
第１実施例の場合のように既存のＳＴＣセルのマスク又
は既存のＳＴＣセルの埋没コンタクトマスクより露光面
積の大きいマスクを用いて形成する。たとえ露光面積の
拡大された埋没コンタクトマスクを使用しても、前記マ
スクにより形成されたフォトレジストパターン３２を蝕
刻マスクにして後続する埋没コンタクトを形成する際、
埋没コンタクトホール内部に前記第１導電層３０の一部
が突出し残存するので、前記第１導電層３０が蝕刻阻止
膜として作用し埋没コンタクトホールの幅を狭くする。
これは埋没コンタクトホールの大きさを十分に小さく形
成でき、工程マージンを十分に確保させ得る。前記埋没
コンタクトホールの幅は前記第１導電層３０の厚さと蝕
刻時間を調節し埋没コンタクト蝕刻の際その内部に突出
する第１導電層の残存量に応じ調節が可能である。
【００３２】図１７はコンタクトホール３３を形成させ
たことを示した断面図である。詳細に説明すれば、ソー
ス領域２７が露出されるように埋没コンタクトホール３
３を形成したものであり、ここで前記図１６のフォトレ
ジストパターン３２を蝕刻マスクにして前記露出された
第２物質層４１が蝕刻される。前記第２物質層４１のＨ
ＴＯ膜を弗化炭素系ガス等で乾式蝕刻する際、その蝕刻
されるＨＴＯ膜の周囲にポリマーが生成され、その発生
量を蝕刻時間等により調節できる。このポリマーも又蝕
刻阻止膜に作用し埋没コンタクトホールの幅を小さくす
るのに有利に作用する。一方、前記第２物質層４１は前
記第１実施例に開示された第１物質層であるＢＰＳＧ膜
より非常に薄く、例えば 1,000Å位かそれ以下に形成さ
れるので、埋没コンタクト蝕刻の間に前記第２物質層４
１の下の前記第１導電層３０はそれほど浸食されなくな
る。
たことを示した断面図である。詳細に説明すれば、ソー
ス領域２７が露出されるように埋没コンタクトホール３
３を形成したものであり、ここで前記図１６のフォトレ
ジストパターン３２を蝕刻マスクにして前記露出された
第２物質層４１が蝕刻される。前記第２物質層４１のＨ
ＴＯ膜を弗化炭素系ガス等で乾式蝕刻する際、その蝕刻
されるＨＴＯ膜の周囲にポリマーが生成され、その発生
量を蝕刻時間等により調節できる。このポリマーも又蝕
刻阻止膜に作用し埋没コンタクトホールの幅を小さくす
るのに有利に作用する。一方、前記第２物質層４１は前
記第１実施例に開示された第１物質層であるＢＰＳＧ膜
より非常に薄く、例えば 1,000Å位かそれ以下に形成さ
れるので、埋没コンタクト蝕刻の間に前記第２物質層４
１の下の前記第１導電層３０はそれほど浸食されなくな
る。
【００３３】しかし、第１実施例では前記図１０に示し
たように、前記埋没コンタクトの形成される部分である
トランジスタ−のソース領域２７の上に前記ＢＰＳＧ膜
３１が非常に厚く形成され平坦化される。従って、埋没
コンタクトホール３３を形成するための蝕刻工程の際前
記ＢＰＳＧ膜を全て取り除くべきなのでオーバエッチを
必要とする。それにより、ＢＰＳＧ膜３１の下部にある
第１導電層３０を浸食するようになる。このように第１
導電層３０がアタックを受けた状態で第１導電層を蝕刻
する際はやはり第１導電層の下のＨＴＯ膜２５、２６、
２９もアタックを受け、ひいては埋没コンタクトホール
３３内の半導体基板２１にエッチング損傷を与えたり、
甚だしくはゲート電極２４にもアタックを与えるように
なり後続する第２導電層３４とゲート電極２４間に短絡
を誘発する可能性もある。
たように、前記埋没コンタクトの形成される部分である
トランジスタ−のソース領域２７の上に前記ＢＰＳＧ膜
３１が非常に厚く形成され平坦化される。従って、埋没
コンタクトホール３３を形成するための蝕刻工程の際前
記ＢＰＳＧ膜を全て取り除くべきなのでオーバエッチを
必要とする。それにより、ＢＰＳＧ膜３１の下部にある
第１導電層３０を浸食するようになる。このように第１
導電層３０がアタックを受けた状態で第１導電層を蝕刻
する際はやはり第１導電層の下のＨＴＯ膜２５、２６、
２９もアタックを受け、ひいては埋没コンタクトホール
３３内の半導体基板２１にエッチング損傷を与えたり、
甚だしくはゲート電極２４にもアタックを与えるように
なり後続する第２導電層３４とゲート電極２４間に短絡
を誘発する可能性もある。
【００３４】次に、第１導電層３０を蝕刻し、その下部
の第３ＨＴＯ膜２９を蝕刻し埋没コンタクトホール３３
を形成する。前記埋没コンタクトホール３３も前記第１
実施例の図１１に示したように前記ポリマ−と突出した
第１導電層３０の作用でホールの下部に行くほど狭くな
る。従って、前記埋没コンタクトホール３３とゲート電
極２４との間隔が十分に確保され、短絡不良等が防がれ
絶縁特性が向上する。
の第３ＨＴＯ膜２９を蝕刻し埋没コンタクトホール３３
を形成する。前記埋没コンタクトホール３３も前記第１
実施例の図１１に示したように前記ポリマ−と突出した
第１導電層３０の作用でホールの下部に行くほど狭くな
る。従って、前記埋没コンタクトホール３３とゲート電
極２４との間隔が十分に確保され、短絡不良等が防がれ
絶縁特性が向上する。
【００３５】図１８は前記コンタクトホール３３を含ん
で前記第２物質層４１上に第２導電層３４を形成しキャ
パシタのストレージ電極形成のためのフォトレジストパ
ターン３５を形成させたことを示した断面図である。よ
り詳細に説明すれば、前記コンタクトホールの形成され
た結果物全面に第２導電層３４を積層した後フォトレジ
ストを積層する。そして、キャパシタのストレージ電極
を形成するためにフォトレジストパターン３５を形成す
る。前記第２導電層３４は例えば、多結晶シリコンとし
て前記第１導電層３１のような物質に形成する。この
際、前記第２導電層３４は十分に薄く、例えば 1,000Å
位かそれ以下に形成させるのが望ましい。もし第２導電
層３４を非常に厚く形成すれば前記埋没コンタクトホー
ル３３を埋めるようになりストレージ電極の有効面積を
非常に縮小させたり、埋没コンタクトホールの下部でボ
イドの発生を誘発する可能性もある。
で前記第２物質層４１上に第２導電層３４を形成しキャ
パシタのストレージ電極形成のためのフォトレジストパ
ターン３５を形成させたことを示した断面図である。よ
り詳細に説明すれば、前記コンタクトホールの形成され
た結果物全面に第２導電層３４を積層した後フォトレジ
ストを積層する。そして、キャパシタのストレージ電極
を形成するためにフォトレジストパターン３５を形成す
る。前記第２導電層３４は例えば、多結晶シリコンとし
て前記第１導電層３１のような物質に形成する。この
際、前記第２導電層３４は十分に薄く、例えば 1,000Å
位かそれ以下に形成させるのが望ましい。もし第２導電
層３４を非常に厚く形成すれば前記埋没コンタクトホー
ル３３を埋めるようになりストレージ電極の有効面積を
非常に縮小させたり、埋没コンタクトホールの下部でボ
イドの発生を誘発する可能性もある。
【００３６】図１９は前記フォトレジストパターン３５
を蝕刻マスクにして第２導電層３４の一部を蝕刻し、そ
の下部の第２物質層４１を取り除いたことを示した断面
図である。詳細に説明すれば、前記図１８のフォトレジ
ストパターン３５を蝕刻マスクに用い前記第２導電層３
４のみを乾式蝕刻し、次いで露出された前記第２物質層
４１を湿式蝕刻により全部取り除く。この際、ケミカル
ではＨＦ又はＳＢＯＥ（Super Bufferd Oxide Etchant
）溶液等が使用できる。前記第２物質層４１としてＨ
ＴＯ膜の場合、そのエッチング速度が第１実施例でのＢ
ＰＳＧ膜３１に比べ非常に速い。例えば、エッチング液
としてＢＯＥ溶液を使用した場合ＢＰＳＧ膜の場合 800
〜 900Å/minなのに比べＨＴＯ膜の場合 1,800〜 2,000
Å/min位でほぼ２倍以上エッチング速度が速い。
を蝕刻マスクにして第２導電層３４の一部を蝕刻し、そ
の下部の第２物質層４１を取り除いたことを示した断面
図である。詳細に説明すれば、前記図１８のフォトレジ
ストパターン３５を蝕刻マスクに用い前記第２導電層３
４のみを乾式蝕刻し、次いで露出された前記第２物質層
４１を湿式蝕刻により全部取り除く。この際、ケミカル
ではＨＦ又はＳＢＯＥ（Super Bufferd Oxide Etchant
）溶液等が使用できる。前記第２物質層４１としてＨ
ＴＯ膜の場合、そのエッチング速度が第１実施例でのＢ
ＰＳＧ膜３１に比べ非常に速い。例えば、エッチング液
としてＢＯＥ溶液を使用した場合ＢＰＳＧ膜の場合 800
〜 900Å/minなのに比べＨＴＯ膜の場合 1,800〜 2,000
Å/min位でほぼ２倍以上エッチング速度が速い。
【００３７】又、前記第１実施例での前記ＢＰＳＧ膜３
１はその表面を平坦化させるために非常に厚く形成され
ているので更に蝕刻時間が長くなる。従って、蝕刻工程
期間の間前記図１３で脆弱部分である“Ａ”部分の第２
導電層３４が浸食されその部分が折れるおそれがある。
しかし、前記第２物質層４１はその厚さが薄く形成され
ているだけでなくエッチング速度が非常に速いのでフィ
ン構造のストレージ電極の脆弱部分である前記図１９の
“Ｂ”部分がほぼ浸食を受けなくなる。
１はその表面を平坦化させるために非常に厚く形成され
ているので更に蝕刻時間が長くなる。従って、蝕刻工程
期間の間前記図１３で脆弱部分である“Ａ”部分の第２
導電層３４が浸食されその部分が折れるおそれがある。
しかし、前記第２物質層４１はその厚さが薄く形成され
ているだけでなくエッチング速度が非常に速いのでフィ
ン構造のストレージ電極の脆弱部分である前記図１９の
“Ｂ”部分がほぼ浸食を受けなくなる。
【００３８】図２０はキャパシタのストレージ電極を完
成したことを示す断面図である。より詳細に説明すれ
ば、前記図１９のフォトレジストパターン３５の接着性
がよくなるようにベーキングし硬化させた後、これを蝕
刻マスクにして露出された前記第１導電層３０の一部を
蝕刻し前記第１導電層３０と第２導電層３４よりなるス
トレージ電極を完成する。
成したことを示す断面図である。より詳細に説明すれ
ば、前記図１９のフォトレジストパターン３５の接着性
がよくなるようにベーキングし硬化させた後、これを蝕
刻マスクにして露出された前記第１導電層３０の一部を
蝕刻し前記第１導電層３０と第２導電層３４よりなるス
トレージ電極を完成する。
【００３９】図２１はキャパシタを完成しビットライン
を完成させたことを示した断面図である。詳細に説明す
れば、前記ストレージ電極の全面に誘電体膜３６とし
て、例えばＯＮＯ膜を形成し素子全面に第３導電層を沈
積しプレート電極３７を形成する。そして、前記プレー
ト電極３７と後に形成されるビットラインを絶縁させる
ための絶縁膜３８を形成してから前記ドレイン領域２８
上にコンタクトホールを形成する。その後、半導体基板
全面に第４導電層を沈積しビットライン３９を形成す
る。
を完成させたことを示した断面図である。詳細に説明す
れば、前記ストレージ電極の全面に誘電体膜３６とし
て、例えばＯＮＯ膜を形成し素子全面に第３導電層を沈
積しプレート電極３７を形成する。そして、前記プレー
ト電極３７と後に形成されるビットラインを絶縁させる
ための絶縁膜３８を形成してから前記ドレイン領域２８
上にコンタクトホールを形成する。その後、半導体基板
全面に第４導電層を沈積しビットライン３９を形成す
る。
【００４０】前記図６〜図１５で示した第１実施例に開
示された半導体メモリ装置の製造方法によれば、従来の
Ｔ．Ｅｍａ等のフィン構造キャパシタ形成工程の際問題
となった、激しい段差による写真蝕刻工程の難しさをＢ
ＰＳＧ膜を利した平坦化で解決できる。又、ストレージ
電極形成のための蝕刻工程の際導電層と絶縁層により交
代に工程条件を変化させなければならない従来の導電層
の間の絶縁層ＢＰＳＧ乾式蝕刻工程は、ＢＰＳＧが湿式
蝕刻工程を通じて除去でき、工程の単純化が図れる。ひ
いてはストリンガーが発生するおそれがなくなる。
示された半導体メモリ装置の製造方法によれば、従来の
Ｔ．Ｅｍａ等のフィン構造キャパシタ形成工程の際問題
となった、激しい段差による写真蝕刻工程の難しさをＢ
ＰＳＧ膜を利した平坦化で解決できる。又、ストレージ
電極形成のための蝕刻工程の際導電層と絶縁層により交
代に工程条件を変化させなければならない従来の導電層
の間の絶縁層ＢＰＳＧ乾式蝕刻工程は、ＢＰＳＧが湿式
蝕刻工程を通じて除去でき、工程の単純化が図れる。ひ
いてはストリンガーが発生するおそれがなくなる。
【００４１】本発明の第２実施例で見たように、本発明
によれば２重あるいは３重のフィン構造のキャパシタを
製造することにおいて第１導電層と第２導電層の間に薄
いＨＴＯ膜を形成させるので過度な蝕刻による第２導電
層の損傷が防止され、又セルのトポグラフィーが良好で
後続くバックエンド工程が円滑に遂行できる。ひいては
第１実施例のＢＰＳＧを平坦化させるための高温でのフ
ロー工程をしないので既に形成されたトランジスタ−の
特性に変化を起こさない。又、埋没コンタクトホールの
幅を十分に減少させることができ、その工程マージンも
十分に確保できる。
によれば２重あるいは３重のフィン構造のキャパシタを
製造することにおいて第１導電層と第２導電層の間に薄
いＨＴＯ膜を形成させるので過度な蝕刻による第２導電
層の損傷が防止され、又セルのトポグラフィーが良好で
後続くバックエンド工程が円滑に遂行できる。ひいては
第１実施例のＢＰＳＧを平坦化させるための高温でのフ
ロー工程をしないので既に形成されたトランジスタ−の
特性に変化を起こさない。又、埋没コンタクトホールの
幅を十分に減少させることができ、その工程マージンも
十分に確保できる。
【００４２】
【発明の効果】本発明の半導体メモリ装置の製造方法に
よると、キャパシタの有効面積を充分に確保しながら埋
設コンタクトの幅を減少させ、コンタクトホール形成工
程のマージンが充分に確保でき、メモリ装置の集積度を
向上させることができるという効果がある。
よると、キャパシタの有効面積を充分に確保しながら埋
設コンタクトの幅を減少させ、コンタクトホール形成工
程のマージンが充分に確保でき、メモリ装置の集積度を
向上させることができるという効果がある。
【００４３】また、キャパシタのストレージ電極の表面
損傷およびフィン関連結部分でのストレージ電極の折れ
を防止することにより、安定したストレージ電極を形成
することができる。さらには、本発明の半導体メモリ装
置の製造方法によると、セルのトポグラフィーを改善す
ることができるという効果がある。
損傷およびフィン関連結部分でのストレージ電極の折れ
を防止することにより、安定したストレージ電極を形成
することができる。さらには、本発明の半導体メモリ装
置の製造方法によると、セルのトポグラフィーを改善す
ることができるという効果がある。
【図１】従来のフィン構造のキャパシタを有するＤＲＡ
Ｍセルの製造過程を各段階別に示した断面図である。
Ｍセルの製造過程を各段階別に示した断面図である。
【図２】従来のフィン構造のキャパシタを有するＤＲＡ
Ｍセルの製造過程を各段階別に示した断面図である。
Ｍセルの製造過程を各段階別に示した断面図である。
【図３】従来のフィン構造のキャパシタを有するＤＲＡ
Ｍセルの製造過程を各段階別に示した断面図である。
Ｍセルの製造過程を各段階別に示した断面図である。
【図４】従来のフィン構造のキャパシタを有するＤＲＡ
Ｍセルの製造過程を各段階別に示した断面図である。
Ｍセルの製造過程を各段階別に示した断面図である。
【図５】従来のフィン構造のキャパシタを有するＤＲＡ
Ｍセルの製造過程を各段階別に示した断面図である。
Ｍセルの製造過程を各段階別に示した断面図である。
【図６】本発明の第１実施例によるＤＲＡＭセルの製造
過程を各階別に示した断面図である。
過程を各階別に示した断面図である。
【図７】本発明の第１実施例によるＤＲＡＭセルの製造
過程を各階別に示した断面図である。
過程を各階別に示した断面図である。
【図８】本発明の第１実施例によるＤＲＡＭセルの製造
過程を各階別に示した断面図である。
過程を各階別に示した断面図である。
【図９】本発明の第１実施例によるＤＲＡＭセルの製造
過程を各階別に示した断面図である。
過程を各階別に示した断面図である。
【図１０】本発明の第１実施例によるＤＲＡＭセルの製
造過程を各階別に示した断面図である。
造過程を各階別に示した断面図である。
【図１１】本発明の第１実施例によるＤＲＡＭセルの製
造過程を各階別に示した断面図である。
造過程を各階別に示した断面図である。
【図１２】本発明の第１実施例によるＤＲＡＭセルの製
造過程を各階別に示した断面図である。
造過程を各階別に示した断面図である。
【図１３】本発明の第１実施例によるＤＲＡＭセルの製
造過程を各階別に示した断面図である。
造過程を各階別に示した断面図である。
【図１４】本発明の第１実施例によるＤＲＡＭセルの製
造過程を各階別に示した断面図である。
造過程を各階別に示した断面図である。
【図１５】本発明の第１実施例によるＤＲＡＭセルの製
造過程を各階別に示した断面図である。
造過程を各階別に示した断面図である。
【図１６】本発明の第２実施例によるＤＲＡＭセルの製
造過程を各階別に示した断面図である。
造過程を各階別に示した断面図である。
【図１７】本発明の第２実施例によるＤＲＡＭセルの製
造過程を各階別に示した断面図である。
造過程を各階別に示した断面図である。
【図１８】本発明の第２実施例によるＤＲＡＭセルの製
造過程を各階別に示した断面図である。
造過程を各階別に示した断面図である。
【図１９】本発明の第２実施例によるＤＲＡＭセルの製
造過程を各階別に示した断面図である。
造過程を各階別に示した断面図である。
【図２０】本発明の第２実施例によるＤＲＡＭセルの製
造過程を各階別に示した断面図である。
造過程を各階別に示した断面図である。
【図２１】本発明の第２実施例によるＤＲＡＭセルの製
造過程を各階別に示した断面図である。
造過程を各階別に示した断面図である。
２１ 半導体基板 ２２ フィールド酸化膜 ２３ ゲート絶縁膜 ２４ ゲート電極 ２５ 第１ＨＴＯ膜 ２６ 第２ＨＴＯスペーサ ２９ 第３ＨＴＯ膜 ３０ 第１導電層 ３１ 第１物質層 ３４ 第２導電層 ４１ 第２物質層
フロントページの続き (72)発明者 金 榮畢 大韓民国 京畿道 水原市 八達区 梅灘 ２洞 111−163番地
Claims (16)
- 【請求項１】 表面領域にトランジスタの形成された半
導体基板の全面に第１絶縁層と第１導電層を順に形成す
る段階と、 前記第１導電層の全面に湿式蝕刻の可能な第１物質層を
平坦に形成する段階と、 前記第１物質層の特定部分で前記半導体基板が露出され
るようにコンタクトホールを形成する段階と、 前記コンタクトホールを含んで前記第１物質層上に第２
導電層を形成する段階と、 前記第２導電層上に前記コンタクトホールを中心として
一定の距離に至るフォトレジストパターンを形成する段
階と、 前記フォトレジストパターンを蝕刻マスクにしてその下
部に形成された前記第２導電層を蝕刻する段階と、 前記第２導電層の下部の第１物質層を湿式除去する段階
と、 前記フォトレジストパターンを蝕刻マスクにし第１物質
層の下に形成された前記第１導電層を蝕刻し残存する前
記第１、第２導電層で構成されるキャパシタのストレー
ジ電極を形成する段階を具備してなることを特徴とする
半導体メモリ装置の製造方法。 - 【請求項２】 前記トランジスタのゲート電極はゲート
電極形成物質上に高温酸化膜を形成した後、共にパタニ
ングして形成することを特徴とする請求項１記載の半導
体メモリ装置の製造方法。 - 【請求項３】 前記高温酸化膜の厚さは 1,000Å位かそ
れ以下に形成させることを特徴とする請求項２記載の半
導体メモリ装置の製造方法。 - 【請求項４】 前記第１導電層は多結晶シリコンを 500
〜3,000 Åの範囲の厚さで形成させることを特徴とする
請求項１記載の半導体メモリ装置の製造方法。 - 【請求項５】 前記第１物質層はＢＰＳＧを沈積した後
これをフローさせ平坦化することを特徴とする請求項１
記載の半導体メモリ装置の製造方法。 - 【請求項６】 前記第１物質層はフッ化水素ＨＦ又はＢ
ＯＥ溶液を利用し湿式除去することを特徴とする請求項
５記載の半導体メモリ装置の製造方法。 - 【請求項７】 前記コンタクトホールは前記第１導電層
によりセルフアライン工程が遂行されコンタクトホール
の下部が上部より狭く形成されることを特徴とする請求
項１記載の半導体メモリ装置の製造方法。 - 【請求項８】 前記第１導電層の厚さ及び蝕刻時間を調
節し前記コンタクトホールの幅を調節することを特徴と
する請求項７記載の半導体メモリ装置の製造方法。 - 【請求項９】 前記第１物質層を湿式除去する工程の後
に前記フォトレジストパターンをベーキングする段階を
更に含むことを特徴とする請求項１記載の半導体メモリ
装置の製造方法。 - 【請求項１０】 前記キャパシタのストレージ電極を形
成する段階後に前記第２導電層上に残存するフォトレジ
ストパターンを取り除く段階と、キャパシタの誘電膜及
びプレート電極を形成する段階を更に含むことを特徴と
する請求項１記載の半導体メモリ装置の製造方法。 - 【請求項１１】 表面領域にトランジスタの形成された
半導体基板の全面に第１絶縁層と第１導電層を順に形成
する段階と、 前記第１導電層の全面に前記第１導電層及び後続する第
２導電層より蝕刻速度の大きい第２物質層を均一な厚さ
で形成する段階と、 前記第２物質層の特定部分で前記半導体基板が露出され
るようにコンタクトホールを形成する段階と、 前記コンタクトホールを含んで前記第２物質層上に第２
導電層を形成する段階と、 前記第２導電層上に前記コンタクトホールを中心として
一定の距離に至るフォトレジストパターンを形成する段
階と、 前記フォトレジストパターンを蝕刻マスクにしてその下
部に形成された前記第２導電層を蝕刻する段階と、 前記第２導電層の下部の第２物質層を湿式除去する段階
と、 前記フォトレジストパターンを蝕刻マスクにして第２物
質層の下に形成された前記第１導電層を蝕刻し残存する
前記第１、第２導電層で構成されるキャパシタのストレ
ージ電極を形成する段階を具備してなることを特徴とす
る半導体メモリ装置の製造方法。 - 【請求項１２】 前記第２物質層は高温酸化膜ＨＴＯ膜
であることを特徴とする請求項１１記載の半導体メモリ
装置の製造方法。 - 【請求項１３】 前記コンタクトホール形成の際前記Ｈ
ＴＯ膜を蝕刻する際発生するポリマーの量を調節しコン
タクトホールの幅を調節することを特徴とする請求項１
２記載の半導体メモリ装置の製造方法。 - 【請求項１４】 前記第２導電層は前記コンタクトホー
ルの内部が埋め立てられないように形成することを特徴
とする請求項１１記載の半導体メモリ装置の製造方法。 - 【請求項１５】 前記第２物質層はＨＦ又はＢＯＥ溶液
を使用して湿式除去することを特徴とする請求項１１記
載の半導体メモリ装置の製造方法。 - 【請求項１６】 前記コンタクトホールの幅は前記第１
導電層の厚さを調整して調節することを特徴とする請求
項１１記載の半導体メモリ装置の製造方法。
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