JP4600936B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関するものである。
モータ等を駆動するスイッチング素子としての電力半導体装置(power semiconductor device)には、定格電圧が300V以上の領域ではIGBT(Insulated Gate Bipolar Transistor)が主として用いられている。
このような電力半導体装置として、トレンチゲート型のIGBTセルの間にトレンチを設け、そのトレンチ内にエミッタ電極と同電位となる充填層を埋め込んだ構成が従来提案されている(特許文献1、2参照)。
特に特許文献1では、IGBTのゲート電極とエミッタ電位になる充填層とが互いに同じ工程で形成される。
その製造工程においては、まず基板にゲート電極用のトレンチと充填層用のトレンチとが形成され、それらのトレンチの各々の内壁を覆うように第1の絶縁膜が形成される。この後、それらのトレンチ内を充填するように基板の表面全面に導電層が形成され、その導電層が全面エッチングされる。これにより、それらのトレンチの各々の内部のみに導電層を残し、ゲート電極と充填層とを形成する。
この後、ゲート電極と充填層とを覆うように基板の表面全面に第2の絶縁膜が形成され、この第2の絶縁膜に選択的にエッチング処理が施される。これにより、充填層周辺を露出するコンタクトホールが第2の絶縁膜に形成され、ゲート電極上の第2の絶縁膜は残存される。この後、表面全面にエミッタ電極を形成することで、エミッタ電極はコンタクトホールを通じて充填層とは電気的に接続され、かつゲート電極とは第2の絶縁膜により電気的に絶縁される。
このようにして、IGBTのゲート電極と、エミッタ電位になる充填層とが同じ工程にて形成される。
特開2002−353456号公報 国際公開第02/058160号パンフレット
しかしながら、上記特許文献1のような構成・製造方法では、充填層とトレンチ内壁との間に微細な間隙が生じて、その部分でアルミスパイクなどが生じることで信頼性が低下するという問題があった。以下、そのことを説明する。
上記特許文献1のような製造方法では、コンタクトホール形成のためのエッチングにおいて、通常、第2の絶縁膜の厚みの数十%のオーバーエッチングが施される。このオーバーエッチングは、第2の絶縁膜の厚みのウエハ面内・面間のばらつきや、エッチング装置のエッチング速度のばらつきを考慮したものである。
このオーバーエッチングにより、充填層とトレンチの内壁面との間に形成された第1の絶縁膜が所定量エッチング除去される。これにより、充填層とトレンチの内壁面との間に、ゲート酸化膜厚程度の極めて細い間隙ができてしまう。
加えて、シリコンと接触させてシリサイドを形成する高融点金属層をスパッタリング法などによる成膜する場合、酸やアルカリ液などを用いた一般的なコンタクトホール部分の洗浄に加え、シリコンの露出部分の自然酸化膜を除去する目的でフッ酸(HF)などによる表面のエッチングが行なわれる。このエッチングの際にも、充填層とトレンチの内壁面との間に形成された第1の絶縁膜が所定量エッチング除去される。これによっても、充填層とトレンチの内壁面との間の第1の絶縁膜がさらに大きく(深く)エッチングされてしまう危険性がある。
このように生じた間隙は、最先端のLSI(Large Scale Integrated circuit)の加工寸法に匹敵するほど微細であるばかりか、コンタクトホール内に発生した二重のコンタクトホールとも呼べる断面構造である。このため、最先端のLSIに適用するスパッタリング成膜装置を用いても、この間隙にバリア層としてチタン(Ti)などの金属膜を埋め込むことは極めて難しい。また仮に間隙の上部を塞ぐように金属膜が載ったとしても、その膜厚が薄くなったり、ピンホールが生じたりすることは避けられない。
その結果、後工程の熱処理により、あるいは、通常の素子動作である通電によるエレクトロ・マイグレーション(Electro-migration)反応などにより、バリア性の弱い金属膜を通して、エミッタ電極材料であるアルミニウムと基板材料であるシリコンとが直接反応してしまう。これにより、シリコンがアルミニウム中に拡散すると同時に、シリコン中にもアルミニウムがスパイクとして侵食することになり(いわゆるアルミスパイクが生じ)、電気特性が大きく損なわれ、長期の信頼性が保てないことがあった。
本発明は、上記の課題に鑑みてなされたものであり、その目的は、アルミスパイクの発生を抑制することで信頼性を高めることのできる半導体装置およびその製造方法を提供することである。
本発明の半導体装置は、半導体基板と、素子と、電位固定用電極と、絶縁膜と、第1の主電極とを備えている。半導体基板は、第1主面を有し、その第1主面に溝を有している。素子は、第1主面に形成されたゲート電極を含む絶縁ゲート型電界効果部を有している。電位固定用電極は、溝内を埋め込み、かつ第1主面上で溝の幅よりも大きい幅となるように張り出した張り出し部を有している。絶縁膜は、半導体基板と電位固定用電極との間に容量を形成するように半導体基板と電位固定用電極との間に形成されている。第1の主電極は、第1主面上に形成され、ゲート電極と電気的に絶縁され、かつ電位固定用電極の張り出し部の上面全体に接続されている。
本発明の半導体装置の製造方法は、以下の工程を備えている。
半導体基板の主面に溝が形成される。溝の内壁面および半導体基板の主面を覆うように絶縁膜が形成される。溝内を埋め込むように、かつ主面上を覆うように絶縁膜上に導電層が形成される。導電層をパターニングすることにより、溝内を埋め込み、かつ主面上で溝の幅よりも大きい幅となるように張り出した張り出し部を有し、かつ絶縁膜を介して半導体基板と対向し容量を形成する電位固定用電極が形成されるとともに、主面にゲート電極が形成される。ゲート電極上を覆い、かつ電位固定用電極の張り出し部を露出するように絶縁層が形成される。ゲート電極と電気的に絶縁し、かつ電位固定用電極の張り出し部の上面全体に接続するように主電極が形成される。
本発明によれば、電位固定用電極が第1主面上で溝幅よりも広くなるように張り出しているため、電位固定用電極と溝の壁面との間に間隙が生じることを防止できる。これにより、信頼性の高い半導体装置を得ることができる。
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を概略的に示す断面図である。図1を参照して、本実施の形態の半導体装置は、たとえば縦型や横型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)、IGBTなどに適用され得る。
以下、トレンチゲート構造のIGBTやMOSFETの表面のMOSゲート部分の構成を例にとって説明する。また、説明の都合上、nチャネル型のMOSゲートを例に説明するが、反対導電型のpチャネル型のものでも、構成や効果は同じである。
たとえばシリコンよりなる半導体基板1内には、たとえばドリフト領域となるn-領域2が形成されている。このn-領域2上であって半導体基板1の第1主面側には、たとえばベース領域となるp型領域3が形成されている。このp型領域3内であって半導体基板1の第1主面には、たとえばエミッタ領域(ソース領域)となるn型領域4が選択的に形成されている。
n型領域4およびp型領域3を突き抜けてn-領域2に達するように半導体基板1の第1主面には溝1aが形成されている。またn型領域4が形成されていない半導体基板1の第1主面には、p型領域3を突き抜けてn-領域2に達するように溝1bが形成されている。これらの溝1a、1bの各々の内壁面および半導体基板1の第1主面を覆うように、たとえばシリコン酸化膜よりなる絶縁膜11が形成されている。
溝1a内には制御電極であるゲート電極12aが形成されている。ゲート電極12aは、n-領域2とn型領域4とに挟まれるp型領域3と絶縁膜(ゲート絶縁膜)11を介して対向するように形成されている。つまり、ゲート電極12aと、絶縁膜(ゲート絶縁膜)11と、n-領域2と、n型領域4と、p型領域3とにより、絶縁ゲート型電界効果部が構成されている。
このゲート電極12aは、たとえば不純物がドープされた多結晶シリコン層(以下、ドープトポリシリコン層と称する)などの導電性を有する材質よりなっている。このゲート電極12aは、溝1a内にのみ形成されており、溝1aから半導体基板1の第1主面上方に突き出していない。
溝1b内には電位固定用電極12bが形成されている。この電位固定用電極12bは、たとえばドープトポリシリコン層などの導電性を有する材質よりなっている。この電位固定用電極12bは、溝1bから半導体基板1の第1主面上方に突き出した部分を有し、その突き出した部分は溝1bの幅w1よりも大きい幅w2となるように横方向(第1主面の面内方向)に張り出した張り出し部を有している。なお電位固定用電極12bの張り出し部と半導体基板1との間には、絶縁膜11が位置している。
半導体基板1の第1主面上には、たとえばシリコン酸化膜よりなる絶縁膜13が形成されている。この絶縁膜13は、ゲート電極12a上を覆い、かつ電位固定用電極12bの張り出し部の上面全体と半導体基板1の第1主面の一部とを露出するようなコンタクトホール13aを有している。この絶縁膜13上には、たとえばシリコン酸化膜よりなる絶縁膜19が形成されている。なお絶縁膜13と半導体基板1との間には、絶縁膜11が位置している。
この絶縁膜13、19上およびコンタクトホール13a上にエミッタ電極(またはソース電極)となる主電極が形成されている。この主電極は、コンタクトホール13aから露出した電位固定用電極12bの張り出し部の上面全体に接続され、かつゲート電極12aとは絶縁膜13、19により電気的に絶縁されている。
この主電極は、シリサイド層14b、16と、高融点金属層14aと、バリアメタル層15と、導電層17とを有している。シリサイド層14bは、電位固定用電極12bの張り出し部の上面全体に形成されている。シリサイド層16は、コンタクトホール13aから露出した半導体基板1の表面に形成されている。高融点金属層14aは、絶縁膜11、13、19の各々の上に形成されている。バリアメタル層15は、シリサイド層14b、16および高融点金属層14a上に形成されている。導電層17は、バリアメタル層15上に形成されている。
高融点金属層14aはたとえばシリサイド化の際に未反応のチタン(Ti)層のことなので、存在しない場合も多く、また、存在する場合も厚みは極めて薄い。シリサイド層14b、16はたとえばチタンシリサイド(TiSi2)よりなっている。バリアメタル層15は、半導体基板1と導電層17との反応を抑制する目的で形成された金属膜または金属化合物膜よりなり、たとえば窒化チタン(TiN)層よりなっている。導電層17は、バリアメタル層15よりも低融点で、かつ高融点金属層14aやバリアメタル層15よりも抵抗率の低い材料よりなっている。この導電層17が、シリコン含有率が1%より高い場合には、基板シリコンとの反応はし難いので問題ないが、後述のワイヤーボンド特性を考慮して、シリコン析出(nodule)が発生し難い材質、たとえばシリコン含有量が1%未満のアルミニウム・シリコン(AlSi)合金、純粋なアルミニウムなどよりなっている場合には、高融点金属層14aやバリアメタル層15よりも基板のシリコン材質と反応し易い性質を持つ。
次に、本実施の形態の製造方法について説明する。
図2〜図11は、本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。図2を参照して、n-領域2を有する半導体基板1の第1主面にp型領域3とn型領域4とが形成される。次に、これらのn型領域4とp型領域3との双方を突き抜けてn-領域2に達する溝1aと、n型領域4が形成されていない領域においてp型領域3を突き抜けてn-領域2に達する溝1bとが、半導体基板1の第1主面に形成される。溝1a、1bの内壁面および半導体基板1の第1主面を覆うように絶縁膜11が形成される。この絶縁膜11は、たとえば熱酸化法により形成されたシリコン酸化膜、CVD(Chemical Vapor Deposition)法により形成されたシリコン酸化膜またはシリコン窒化膜、またはそれらの組み合わせの材質よりなる。
図3を参照して、溝1a、1bの双方を埋め込むように半導体基板1の第1主面上に、たとえばドープトポリシリコン膜よりなる導電層12が形成される。この導電層12を薄膜化するために、この導電層12を全面エッチバックする場合もある。
図4を参照して、通常の写真製版技術により、フォトレジスト21が塗布された後に露光・現像される。これにより、溝1b上に、溝1bよりも太い幅を有するレジストパターン21が形成される。
図5を参照して、レジストパターン21をマスクとして、導電層12にドライエッチングが施される。このドライエッチングは少なくとも絶縁膜11の表面が露出するまで行われ、これにより導電層12が選択的に除去されて、溝1a内の導電層12aと、レジストパターン21の真下の導電層12bとが残存する。
導電層12aは溝1a内にのみ残存し、導電層12aの上面は半導体基板1の第1主面よりも退行した位置となる(つまり第1主面よりも図中下側の位置となる)。この導電層12aによりゲート電極が形成される。
また導電層12bは、溝1b内を埋め込むと共に、溝1bから半導体基板1の第1主面よりも上方へ突き出し、その突き出した部分は溝1bの幅よりも大きい幅となるように張り出した形状となる。この導電層12bにより電位固定用電極12bが形成される。
この後、たとえばアッシングなどによりレジストパターン21が除去される。
図6を参照して、半導体基板1の第1主面上を覆うように絶縁膜13が形成される。この絶縁膜13は、常圧CVD法やプラズマCVD法により形成されたPSG(Phospho Silicate Glass)、BPSG(Boro-Phospho Silicate Glass)、BP(Boro-Phospho)−TEOS(Tetra-Ethyl-Ortho-Silicate)シリコン酸化膜などのいずれでもよい。
図7を参照して、絶縁膜13が熱処理によってリフローされて、その上面が平坦化される。この後、写真製版用のフォトレジストとの密着性を高めるために、たとえばシリコン酸化膜などよりなる絶縁膜19が減圧CVD法などにより成膜される。この後、絶縁膜19上にフォトレジスト22が塗布される。
なお絶縁膜19の成膜は必須ではなく、フォトレジスト22は絶縁膜13上に直接塗布されてもよい。
図8を参照して、フォトレジスト22が通常の写真製版技術により露光・現像されて、所定の形状にパターニングされる。このレジストパターン22は、ゲート電極12a上を覆い、かつ電位固定用電極12bおよびその周辺部上を開口するようにパターニングされる。
このレジストパターンをマスクとして絶縁膜19、13にウエットエッチングが施された後に、ドライエッチングが施される。これにより、絶縁膜19、13に、電位固定用電極12bの張り出し部の上面および半導体基板1の表面に達するコンタクトホール13aが形成される。この後、レジストパターン22が、たとえばアッシングなどによって除去される。
なお上記のコンタクトホール13a形成のための絶縁膜19、13のエッチングは、ドライエッチングだけでもよく、またウエットエッチングだけでもよい。
図9を参照して、絶縁膜19、13のコンタクトホール13aの開口端部の形状を丸めるための熱処理(リフロー)が施される。
図10を参照して、表面全面を覆うように、たとえばチタンなどの高融点金属層14が形成される。
図11を参照して、たとえば窒化チタン(TiN)よりなるバリアメタル層15が、たとえば反応性スパッタリング法により形成される。この後、ランプアニールなどのRTA(Rapid Thermal Anneal)処理により、バリアメタル層15越しに高融点金属層14に熱処理が施される。これにより、高融点金属層14の高融点金属と導電層12または半導体基板1のシリコンとが反応して、高融点金属とシリコンとからなるシリサイド層(たとえばTiSi2)14b、16が形成される。つまり、高融点金属層14と導電層12との接触部分にはシリサイド層14bが形成され、高融点金属層14と半導体基板1との接触部分にはシリサイド層16が形成される。
この際、絶縁膜11、13、19上の高融点金属層14は反応せずに、未反応の高融点金属層(たとえばチタン層)14aとして残る場合もある。
この後、たとえばアルミニウムよりなる導電層17が表面全面に形成され、バリアメタル層15、導電層17などを安定化させるための熱処理が施されて、図1に示す本実施の形態の半導体装置が完成する。
本実施の形態によれば、電位固定用電極12bと溝1bの内壁面との間に間隙が生じないため、信頼性の高い半導体装置を得ることができる。以下、そのことを説明する。
図12は、電位固定用電極12bと溝1bの内壁面との間に間隙50が生じた様子を示す概略断面図である。図12を参照して、電位固定用電極12bが溝1b内にのみ形成されている場合には、絶縁膜13にコンタクトホール13aを形成する際に、電位固定用電極12bと溝1bの内壁面との間の絶縁膜11もエッチングされてしまう。これにより、電位固定用電極12bと溝1bの内壁面との間に極めて細い間隙50が生じてしまう。
加えて、シリコンと接触させてシリサイド層14b、16を形成する高融点金属層をスパッタリング法などにより成膜する場合、その成膜前に、シリコンの露出部分の自然酸化膜を除去する目的でフッ酸などによる表面のエッチングが行なわれる。このエッチングにより、絶縁膜11がさらに大きく(深く)エッチングされてしまう危険性がある。
このように生じた極めて細い間隙50に高融点金属層やバリアメタル層15を埋め込むことは極めて難しい。また仮に間隙50上を塞ぐように高融点金属層やバリアメタル層15が載ったとしても、その膜厚が薄くなったり、ピンホールが生じたりすることは避けられない。
この状態で、導電層17としてアルミニウム層が形成されると、導電層17のアルミニウムが、半導体基板1のシリコンや電位固定用電極12bのシリコンと直接接するか、またはバリア性の弱い金属膜を介して形成されることになる。これにより、シリコンがアルミニウム中に拡散すると同時に、シリコン中にもアルミニウムがスパイクとして侵食することになり(いわゆるアルミスパイクが生じ)、電気特性が大きく損ねられ、長期の信頼性が保てないことがあった。
一方、本実施の形態では、図1に示すように電位固定用電極12bが第1主面上で溝1bの幅w1よりも大きい幅w2となるように張り出した張り出し部を有している。そして、この電位固定用電極12bの張り出し部が溝1bの内壁面と電位固定用電極12bとの間の絶縁膜11上を覆っている。よって、図8に示すコンタクトホールの形成のためのエッチング時に、溝1bの内壁面と電位固定用電極12bとの間の絶縁膜11がエッチング除去されることを防止することができる。これにより、電位固定用電極12bと溝1bの内壁面との間に間隙が生じることを防止することができる。このように微細な間隙が生じることを防止できるため、この微細な間隙上にてバリアメタルのバリア性が劣化することもない。したがって、導電層17のアルミニウムが半導体基板1のシリコンや電位固定用電極12bのシリコンと反応することを防止でき、信頼性の高い半導体装置を得ることができる。
また電位固定用電極12bの張り出し部の上面全体がエミッタ電極と接続されているため、電位固定用電極12bとエミッタ電極との接触面積を大きく確保することができる。このため、電位固定用電極12bの電位をGNDに安定して固定することができる。
また電位固定用電極12bの張り出し部の上面全体をエミッタ電極と接続することとしたため、図8に示すコンタクトホール13aの形成に要求される加工精度は低くてもよい。
仮に電位固定用電極12bの張り出し部の一部にのみ達するようにコンタクトホールを形成しようとすると、電位固定用電極12b用の溝1bの幅をゲート電極用の溝1aの幅よりも大きくしなければならない。このため、同じエッチングの工程で、溝1bと溝1aとを形成すると、溝1bが溝1aよりも数割程度深くなってしまう。これにより、オフ時の主耐圧保持の際に電界集中が生じて、主耐圧低下を招くおそれがある。
これに対して本実施の形態では、電位固定用電極12bの張り出し部の上面全体をエミッタ電極と接続することとしたため、溝1bの幅を溝1aの幅と同程度にできる。このため、上記のような主耐圧保持の際の電界集中を抑制でき、主耐圧を高く維持することができる。
また電位固定用電極12bはエミッタ電極と電気的に接続されており、絶縁膜11を介して半導体基板1と対向し容量を形成しているため、この電位固定用電極12bにより半導体基板1の電位を固定し安定化させることができる。
また本実施の形態では、何百万、何十億セル群が同じピッチで繰り返し形成されている中に電位固定用電極12bが織り込まれている。このため、本実施の形態の半導体装置は、高集積化に伴うセル寸法の縮小に適した構成である。
また本実施の形態においては、仮に複数の電位固定用電極12bが隣り合いながら形成された場合でも、隣り合う電位固定用電極12bに挟まれるp型領域3はエミッタ電極に電気的に接続することができる。このため隣り合う電位固定用電極12bに挟まれるp型領域3は電気的にフローティングな状態になることはなく、確実に接地電位にできる。
なお図1に示すようなチタンシリサイド(TiSi2)層14bと窒化チタン(TiN)層15との積層構造を形成する方法として、たとえばシリコン上にスパッタリング法により成膜したチタン(Ti)層をランプアニールによって、シリコンと接するチタン層の下側をシリサイド化させてチタンシリサイドにすると同時に、チタン層の上側をランプアニールの雰囲気中の窒素ガスと反応させて窒化チタンにする方法がある。下層のチタンシリサイド層はオーミック特性をよくするためのものであり、上層の窒化チタン層はバリアメタルとなるものである。上記のランプアニールによる熱窒化で窒化チタン層を形成する方法は、チタン層の厚みを下層のシリサイド層と上層の窒化チタン層とで分け合う方法であるため、窒化チタン層の厚膜化には向いていない。
そこで、厚い窒化チタン層が必要な場合には、反応性スパッタリング法により窒化チタン層を成膜することが好ましい。この方法を用いた場合、チタンシリサイド層14b/反応性窒化チタン層15/アルミニウム系材料層17の積層構造が得られる。またアルミニウム系材料層17は、純粋なアルミニウム、シリコン含有量が1%未満のアルミニウム・シリコン(AlSi)合金、アルミニウム・銅(AlCu)合金、アルミニウム・シリコン・銅(AlSiCu)合金などである。
またバイポーラIC(Integrated Circuit)やパワーデバイスの場合には、シリサイド層としてチタンシリサイドよりもオーミック特性の良好なシリサイド層である白金シリサイド(PtSi)層が用いられる場合もある。この場合には、白金シリサイド(PtSi)層/チタンタングステン(TiW)層/アルミニウム系材料層の積層構造が用いられる。
(実施の形態2)
図1に示した構成は、図13〜図15に示す縦型のIGBTや、図16に示す縦型のnチャネルMOSFET(以下、nMOSFETと称する)や、図17に示すような横型のIGBTなどに適用することができる。
なお、縦型とは、主電流が半導体基板の第1主面に形成された電極と第2主面に形成された電極との間で流れるタイプのことを意味する。また横型とは、主電流が半導体基板の第1主面に形成された電極間で流れるタイプのことを意味する。
図13は、図1の構成を縦型のPT(パンチスルー:Punch Through)タイプのIGBTに適用した場合の構成を概略的に示す断面図である。図13を参照して、この構成においては、半導体基板1のn-領域(n-ドリフト領域)2の第2主面側にn+領域(n+バッファ領域)5とp+領域(p+コレクタ領域)6とが順に形成されている。このp+領域(p+コレクタ領域)6に接するように半導体基板1の第2主面上には主電極(コレクタ電極)18が形成されている。
また図14は、図1の構成を縦型LPT(ライトパンチスルー:Light Punch Through)タイプのIGBTに適用した場合の構成を概略的に示す断面図である。図14を参照して、この構成においては、半導体基板1のn-領域(n-ドリフト領域)2の第2主面側にn型領域(n型バッファ領域)5とp型領域(p型コレクタ領域)6とが順に形成されている。このp型領域(p型コレクタ領域)6に接するように半導体基板1の第2主面上には主電極(コレクタ電極)18が形成されている。
また図15は、図1の構成を縦型のNPT(ノンパンチスルー:Non Punch Through)タイプのIGBTに適用した場合の構成を概略的に示す断面図である。図15を参照して、この構成においては、半導体基板1のn-領域(n-ドリフト領域)2の第2主面側にp型領域(p型コレクタ領域)6が直接形成されている。このp型領域(p型コレクタ領域)6に接するように半導体基板1の第2主面上には主電極(コレクタ電極)18が形成されている。
また図16は、図1の構成を縦型MOSFETに適用した場合の構成を概略的に示す断面図である。図16を参照して、この構成においては、半導体基板1のn-領域(n-ドリフト領域)2の第2主面側にn+領域(n+ドレイン領域)5が直接形成されている。このn+領域(n+ドレイン領域)5に接するように半導体基板1の第2主面上には主電極(ドレイン電極)18が形成されている。
また図17は、図1の構成を横型のIGBTに適用した場合の構成を概略的に示す断面図である。図17を参照して、この構成においては、n-領域(n-ドリフト領域)2内であって半導体基板1の第1主面にn型領域(n型バッファ領域)5が形成されている。またn型領域(n型バッファ領域)5内であって半導体基板1の第1主面にp型領域(p型コレクタ領域)6が形成されている。
p型領域(p型コレクタ領域)6に接するように第1主面上に主電極(コレクタ電極)領域が形成されている。この主電極(コレクタ電極)は、半導体基板1の第1主面においてp型領域(p型コレクタ領域)6と接するシリサイド層16と、絶縁膜11、13、19上に形成された未反応の高融点金属層14aと、シリサイド層16および高融点金属層14a上に形成されたバリアメタル層15と、このバリアメタル層15上に形成されたたとえばアルミニウムよりなる導電層18とを有している。
この図17に示す横型IGBTの構成は、図13に示すPTタイプの縦型IGBTの構成を横型にしたものである。これと同様に、図1に示す構成は、図14に示すLPTタイプの縦型IGBTの構成を横型にしたものや、図15に示すNPTタイプの縦型IGBTの構成を横型にしたものに適用されてもよい。
なお、図13〜図17の各々のこれ以外の構成については、図1に示す実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
このように図13〜図17の各々の構成においても、実施の形態1と同様、電位固定用電極12bが第1主面上にて溝1bの幅w1よりも大きい幅w2となるような張り出し部を有しているため、電位固定用電極12bと溝1bの壁面との間に間隙が生じることを防止することができ、これにより信頼性の高い半導体装置を得ることができる。
(実施の形態3)
図1に示す上記の実施の形態1においては、絶縁ゲート型電界効果部のゲートがトレンチゲート構造のものについて説明したが、絶縁ゲート型電界効果部のゲートは平面ゲート構造であってもよい。以下、その構成について説明する。
図18は、本発明の実施の形態3における半導体装置の構成であって、平面ゲート構造を有する構成を概略的に示す断面図である。図18を参照して、たとえばシリコンよりなる半導体基板1内には、たとえばドリフト領域となるn-領域2が形成されている。このn-領域2上であって半導体基板1の第1主面側には、たとえばベース領域となるp型領域3が選択的に形成されている。このp型領域3内であって半導体基板1の第1主面側には、たとえばエミッタ領域(ソース領域)となるn型領域4が選択的に形成されている。
第1主面において、n型領域4とn-領域2とに挟まれたp型領域3上には、絶縁膜(ゲート絶縁膜)11を介してゲート電極12aが形成されている。このゲート電極12aは、平坦な第1主面上に形成されており、溝内に形成されていない。絶縁膜(ゲート絶縁膜)11はたとえばシリコン酸化膜よりなり、ゲート電極12aはたとえばドープトポリシリコン層などの導電性を有する非金属の材質よりなっている。
ゲート電極12aと、絶縁膜(ゲート絶縁膜)11と、n-領域2と、n型領域4と、p型領域3とにより、絶縁ゲート型電界効果部が構成されている。
なお、本実施の形態のこれ以外の構成については、図1に示す実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
このように絶縁ゲート型電界効果部のゲートが平面ゲート構造であっても、実施の形態1と同様、電位固定用電極12bが第1主面上にて溝1bの幅よりも大きい幅となるような張り出し部を有しているため、電位固定用電極12bと溝1bの壁面との間に間隙が生じることを防止することができ、これにより信頼性の高い半導体装置を得ることができる。
また本実施の形態の構成も、実施の形態1の構成と同様、図13〜図15に示すような縦型のIGBTや、図16に示すような縦型のMOSFETや、図17に示すような横型のIGBTなどに適用することができる。
(実施の形態4)
実施の形態1〜3においてはIGBT、MOSFETについて説明したが、本発明は、これ以外の絶縁ゲート型電界効果部を有する素子に適用することができ、たとえばキャリア蓄積型IGBT、MCT(MOS-Controlled Thyristor)、IEGT(Injection Enhanced Gate Transistor)などにも適用することができる。以下、これらの構成について説明する。
図19は、本発明の実施の形態4における半導体装置としてキャリア蓄積型IGBTの構成を概略的に示す断面図である。図19を参照して、本実施の形態のキャリア蓄積型IGBTは、図13に示すPTタイプの縦型IGBTの構成と比較して、n-領域2とp型領域3との間にn型のCS(Carrier Stored)層31を追加した点において異なる。
これ以外のキャリア蓄積型IGBTの構成については、図13に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
図20は、本発明の実施の形態4における半導体装置としてMCTの構成を概略的に示す断面図である。図20を参照して、本実施の形態のMCTにおいては、たとえばシリコンよりなる半導体基板1内には、たとえばドリフト領域となるn-領域2が形成されている。このn-領域2上であって半導体基板1の第1主面側には、たとえばベース領域となるp型領域3と、たとえばカソード領域となるn型領域32とが順に形成されている。このn型領域32内であって半導体基板1の第1主面側には、たとえばショートエミッタ領域となるp+領域33が選択的に形成されている。
+領域33、n型領域32およびp型領域3を突き抜けてn-領域2に達するように半導体基板1の第1主面には溝1aが形成されている。またp+領域33が形成されていない半導体基板1の第1主面には、n型領域32およびp型領域3を突き抜けてn-領域2に達するように溝1bが形成されている。これらの溝1a、1bの各々の内壁面および半導体基板1の第一主面を覆うように、たとえばシリコン酸化膜よりなる絶縁膜11が形成されている。溝1a内にはゲート電極12aが形成されており、溝1b内には電位固定用電極12bが形成されている。
これ以外のMCTの構成については、図13に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
図21は、本発明の実施の形態4における半導体装置としてIEGTの構成を概略的に示す断面図である。図21を参照して、本実施の形態のIEGTは、図13に示すPTタイプの縦型IGBTの構成と比較して、ゲート電極12aと電位固定用電極12bとの間にゲートの間引き構造を追加した点において異なる。
このゲートの間引き構造は、少なくとも2本の溝1cと、その溝1c内を埋め込むダミーゲート12cとを有している。2本の溝1cの各々は、n型領域4が形成されていない半導体基板1の第1主面において、p型領域3を突き抜けてn-領域2に達するように形成されている。2本の溝1cの各々の内壁には、たとえばシリコン酸化膜よりなる絶縁膜11が形成されている。
2本の溝1cの各々はダミーゲート12cによって埋め込まれている。2本の溝1cの各々を埋め込むダミーゲート12cは、溝1cの幅よりも大きな幅となるように張り出した張り出し部を有している。隣り合うダミーゲート12cの張り出し部は半導体基板1の第1主面上にて互いに接続されており、これにより隣り合うダミーゲート12cは互いに同電位とされている。2本の溝1cによって挟まれるp型領域3は電気的にフローティングな状態とされている。
2本のダミーゲート12cの張り出し部上を覆うように絶縁膜13、19が形成されている。この絶縁膜13、19上にエミッタ電極が形成されている。
このIEGTにおいてダミーゲート12cの本数や間隔は、IEGTに要求される特性(主耐圧級、電流密度、動作速度など)、構造に応じて任意に設定され得る。
これ以外のIEGTの構成については、図13に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
このようにキャリア蓄積型IGBT、MCTおよびIEGTのいずれにおいても、実施の形態1と同様、電位固定用電極12bが第1主面上にて溝1bの幅よりも大きい幅となるような張り出し部を有しているため、電位固定用電極12bと溝1bの壁面との間に間隙が生じることを防止することができ、これにより信頼性の高い半導体装置を得ることができる。
(その他)
エミッタ領域の形状を変えた他の例について説明する。
図22は、エミッタ領域の形状を変えた例であって、エミッタ電極とエミッタ領域との電気的な接続の様子を示す概略平面図(a)と、その平面図(a)のXXIIB−XXIIB線に沿う概略断面図(b)である。図22(a)を参照して、半導体基板1の第1主面において、溝1a、1bの延在する方向に交差する方向(たとえば直交する方向)にn型領域(エミッタ領域)4とp型領域(ベース領域)3との各々がストライプ状に配置されている。つまり、図22(a)中において太線で示すようにn型領域(エミッタ領域)4は、平面視において溝1a、1bにより分断されているものの帯状に形成されている。またp型領域(ベース領域)3も、平面視において溝1a、1bにより分断されているものの帯状に形成されている。
このようにn型領域(エミッタ領域)4とp型領域(ベース領域)3とは、第1主面において平面視で交互に帯状に形成されており、n型領域(エミッタ領域)4の帯状領域は溝1a、1b以外はn型領域(エミッタ領域)4のみからなっており、p型領域(ベース領域)3の帯状領域は溝1a、1b以外はp型領域(ベース領域)3のみからなっている。
このようにn型領域(エミッタ領域)4とp型領域(ベース領域)3との各々がストライプ状に配置されているため、シリサイド層16はn型領域(エミッタ領域)4とp型領域(ベース領域)3との双方に接することになる。このため、エミッタ電極はシリサイド層16はn型領域(エミッタ領域)4とp型領域(ベース領域)3との双方に電気的に接続されている。
上記の実施の形態においては、半導体基板1の材料がシリコンの場合について説明したが、本発明における半導体基板1の材料は、シリコン材料に限定されるものではなく、広くシリコン以外の半導体材料やシリコンと他の元素との化合物による半導体材料であってもよい。たとえば、半導体基板1の材料として、炭化珪素(SiC)、窒化ガリウム(GaN)などのワイドバンドギャップ材料や、シリコン・ゲルマニウム(SiGe)、ガリウム・砒素(GaAs)、インジウム・リン(InP)、ガリウム・アルミニウム・砒素(GaAlAs)などの化合物半導体材料、炭素元素よりなるワイドバンドギャップ半導体材料であるダイヤモンドやパイロリティック・グラファイト(Pyloritic Graphite)、p−BN(Pyloritic Boron Nitride)、硫化カドミウム(CdS)やカドミウム・セレン(CdSe)などのII−VI族化合物半導体材料などが用いられてもよい。
上記の実施の形態において示した導電型(p型、n型)は逆の導電型であってもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、電力用の半導体装置に特に有利に適用され得る。
本発明の実施の形態1における半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態1における半導体装置の製造方法の第1工程を示す概略断面図である。 本発明の実施の形態1における半導体装置の製造方法の第2工程を示す概略断面図である。 本発明の実施の形態1における半導体装置の製造方法の第3工程を示す概略断面図である。 本発明の実施の形態1における半導体装置の製造方法の第4工程を示す概略断面図である。 本発明の実施の形態1における半導体装置の製造方法の第5工程を示す概略断面図である。 本発明の実施の形態1における半導体装置の製造方法の第6工程を示す概略断面図である。 本発明の実施の形態1における半導体装置の製造方法の第7工程を示す概略断面図である。 本発明の実施の形態1における半導体装置の製造方法の第8工程を示す概略断面図である。 本発明の実施の形態1における半導体装置の製造方法の第9工程を示す概略断面図である。 本発明の実施の形態1における半導体装置の製造方法の第10工程を示す概略断面図である。 電位固定用電極12bと溝1bの内壁面との間に間隙が生じた様子を示す概略断面図である。 図1の構成を縦型のPTタイプのIGBTに適用した場合の構成を概略的に示す断面図である。 図1の構成を縦型のLPTタイプのIGBTに適用した場合の構成を概略的に示す断面図である。 図1の構成を縦型のNPTタイプのIGBTに適用した場合の構成を概略的に示す断面図である。 図1の構成を縦型MOSFETに適用した場合の構成を概略的に示す断面図である。 図1の構成を横型のIGBTに適用した場合の構成を概略的に示す断面図である。 本発明の実施の形態3における半導体装置の構成であって、平面ゲート構造を有する構成を概略的に示す断面図である。 本発明の実施の形態4における半導体装置としてキャリア蓄積型IGBTの構成を概略的に示す断面図である。 本発明の実施の形態4における半導体装置としてMCTの構成を概略的に示す断面図である。 本発明の実施の形態4における半導体装置としてIEGTの構成を概略的に示す断面図である。 エミッタ領域の形状を変えた例であって、エミッタ電極とエミッタ領域との電気的な接続の様子を示す概略平面図(a)と、その平面図(a)のXXIIB−XXIIB線に沿う概略断面図(b)である。
符号の説明
1 半導体基板、1a,1b,1c 溝、2 n-領域、3 p型領域、4 n型領域、11 絶縁膜(ゲート絶縁膜)、12a 導電層(ゲート電極)、12b 導電層(電位固定用電極)、12c ダミーゲート、13 絶縁膜、13a コンタクトホール、14,14a 高融点金属層、14b,16 シリサイド層、15 バリアメタル層、17 導電層(アルミニウム系材料層)、18 コレクタ電極(ドレイン電極)、19 絶縁膜、21,22 レジストパターン、31 CS層、32 n型領域、33 p+領域、50 間隙。

Claims (8)

  1. 第1主面を有し、前記第1主面に溝を有する半導体基板と、
    前記第1主面に形成されたゲート電極を含む絶縁ゲート型電界効果部を有する素子と、
    前記溝内を埋め込み、かつ前記第1主面上で前記溝の幅よりも大きい幅となるように張り出した張り出し部を有する電位固定用電極と、
    前記半導体基板と前記電位固定用電極との間に容量を形成するように前記半導体基板と前記電位固定用電極との間に形成された絶縁膜と、
    前記第1主面上に形成され、前記ゲート電極と電気的に絶縁され、かつ前記電位固定用電極の前記張り出し部の上面全体に接続された第1の主電極と
    を備えた、半導体装置。
  2. 前記第1の主電極は、
    第1の金属膜と、
    前記第1の金属膜上に形成され、かつ前記第1の金属膜よりも低融点で、かつ前記半導体基板の構成材料と反応しやすい第2の金属膜と
    を含む、請求項1に記載の半導体装置。
  3. 前記素子は、前記絶縁ゲート型電界効果部を有するバイポーラトランジスタである、請求項1または2に記載の半導体装置。
  4. 前記半導体基板は、前記第1主面と対向する第2主面を有し、
    前記第2主面に形成された第2の主電極をさらに備え、
    前記素子は、前記第1の主電極と前記第2の主電極との間で主電流が流れる縦型素子である、請求項1〜3のいずれかに記載の半導体装置。
  5. 前記第1主面に形成された第2の主電極をさらに備え、
    前記素子は、前記第1の主電極と前記第2の主電極との間で主電流が流れる横型素子である、請求項1〜3のいずれかに記載の半導体装置。
  6. 半導体基板の主面に溝を形成する工程と、
    前記溝の内壁面および前記半導体基板の前記主面を覆うように絶縁膜を形成する工程と、
    前記溝内を埋め込むように、かつ前記主面上を覆うように前記絶縁膜上に導電層を形成する工程と、
    前記導電層をパターニングすることにより、前記溝内を埋め込み、かつ前記主面上で前記溝の幅よりも大きい幅となるように張り出した張り出し部を有し、かつ前記絶縁膜を介して前記半導体基板と対向し容量を形成する電位固定用電極を形成するとともに、前記主面にゲート電極を形成する工程と、
    前記ゲート電極上を覆い、かつ前記電位固定用電極の前記張り出し部を露出するように絶縁層を形成する工程と、
    前記ゲート電極と電気的に絶縁し、かつ前記電位固定用電極の前記張り出し部の上面全体に接続するように主電極を形成する工程と
    を備えた、半導体装置の製造方法。
  7. 前記主電極を形成する工程は、
    前記電位固定用電極の前記張り出し部に接するように第1の金属膜を形成する工程と、
    前記第1の金属膜よりも低融点で、かつ前記半導体基板の構成材料と反応しやすい材質よりなる第2の金属膜を前記第1の金属膜上に形成する工程と
    を備えた、請求項6に記載の半導体装置の製造方法。
  8. 前記第1および第2の金属膜を安定化させるための熱処理を施す工程をさらに備えた、請求項7に記載の半導体装置の製造方法。
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