CN101330101A - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体衬底(1)在第一主表面具有槽(1b)。绝缘栅型场效应部包含形成在第一主表面的栅电极(12a)。电位固定用电极(12b)埋入槽(1b)内且具有在所述第一主表面上以宽度(w2)比槽(1b)的宽度(w1)大的方式伸出的伸出部。发射极形成在第一主表面上，与栅电极(12a)电绝缘且连接到电位固定用电极(12b)的伸出部的整个上表面上。这样可以得到能够通过抑制铝尖峰的产生而提高可靠性的半导体装置及其制造方法。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
在作为驱动电机等的开关的功率半导体装置(power semiconductordevice)中，在额定电压为300V以上的领域主要采用IGBT(Insulated GateBipolar Transistor)。
作为这样的功率半导体装置，以往提出如下的结构：在沟槽栅型的IGBT单元之间设置沟槽，在该沟槽内埋入成为与发射极相同电位的填充层(参考特开2002-353456号公报，国际公开第021058160号小册子)。
特别地，在特开2002-353456号公报中，IGBT的栅电极和成为发射极电位的填充层相互在同一步骤中形成。
在该制造步骤中，首先，在衬底上形成栅电极用的沟槽和填充层用的沟槽，以覆盖这些沟槽的各自的内壁的方式形成第一绝缘膜。之后，以对这些沟槽内进行填充的方式在衬底的整个表面上形成导电层，对该导电层进行整个面刻蚀。由此，仅这些沟槽的各自的内部残留导电层，形成栅电极和填充层。
之后，以覆盖栅电极和填充层的方式在衬底的整个表面上形成第二绝缘膜，选择性地对该第二绝缘膜实施刻蚀处理。由此，在第二绝缘膜上形成使填充层周边露出的接触孔，栅电极上的第二绝缘膜残留。之后，在整个表面上形成发射极，由此，发射极通过接触孔与填充层电连接，并且，由于第二绝缘膜而与栅电极电绝缘。
这样，IGBT的栅电极和成为发射极电位的填充层在同一步骤中形成。
但是，在特开2002-353456号公报这样的结构、制造方法中，存在如下问题：在填充层和沟槽内壁之间产生微细的间隙，在该部分产生铝尖峰(aluminum spike)等，由此，可靠性降低。下面将对此进行说明。
在特开2002-353456号公报这样的制造方法中，在用于形成接触孔的刻蚀中，通常，实施第二绝缘膜厚度的百分之几十的过刻蚀。该过刻蚀是考虑第二绝缘膜厚度的晶片表面内、表面间的不均匀和刻蚀装置的刻蚀速度的不均匀而进行的。
由于该过刻蚀，对形成在填充层和沟槽的内壁面之间的第一绝缘膜进行预定量刻蚀除去。由此，在填充层和沟槽的内壁面之间形成了栅极氧化膜厚度大小的非常细的间隙。
此外，在利用溅射法等形成与硅接触而形成硅化物用的高熔点金属层的情况下，除了使用酸或者碱液等的一般的接触孔清洗之外，还以除去硅的露出部分的自然氧化膜为目的，利用氢氟酸(HF)等进行表面的刻蚀。在该刻蚀时，形成在填充层和沟槽内壁面之间的第一绝缘膜也被进行预定量刻蚀除去。由此，也存在更大(深)地对填充层和沟槽内壁面之间的第一绝缘膜进行预定量刻蚀除去的危险性。
这样产生的间隙不仅与最前端的LSI(Large Scale Integrated circuit)的加工尺寸差不多细小，而且是在接触孔内产生的也被称为双接触孔的截面结构。由此，即使采用应用于最前端的LSI的溅射成膜装置，在间隙中埋入钛(Ti)等金属膜作为阻挡层也是非常困难的。此外，即使假定载入金属膜以填塞间隙的上部，也不能避免其膜厚度变薄、或者产生针孔。
结果，利用后继步骤的热处理、或者利用由作为一般元件动作的通电导致的电迁移(electro-migration)反应等，通过阻挡性较弱的金属膜，作为发射极材料的铝和作为衬底材料的硅直接反应。由此，在硅扩散到铝中的同时，铝也侵蚀到硅中而成为尖峰(产生所谓的铝尖峰)，电特性受到很大损失，不能保证长期的可靠性。
发明内容
本发明是签于上述问题而进行的，其目的是提供可一种通过抑制铝尖峰的产生而提高可靠性的半导体装置及其制造方法。
本发明的半导体装置具有半导体衬、元件、电位固定用电极和第一主电极。半导体衬底具有第一主表面，在该第一主表面具有槽。元件具有绝缘栅型场效应部，该绝缘栅型场效应部包含形成在第一主表面上的栅电极。电位固定用电极埋入槽内，并且，具有在第一主表面上以宽度比槽的宽度大的方式伸出的伸出部。第一主电极形成在第一主表面上，与栅电极电绝缘并且连接到电位固定用电极的伸出部的整个上表面。
本发明的半导体装置的制造方法具有如下步骤。
在半导体衬底的主表面形成槽。以埋入槽内的方式在主表面上形成导电层。对导电层进行构图，由此，形成电位固定用电极，并且，在主表面形成栅电极，该电位固定用电极埋入槽内且具有在主表面上以宽度比槽的宽度大的伸出的伸出部。以覆盖栅电极上并且使电位固定用电极的伸出部露出的方式形成绝缘层。以与栅电极电绝缘并且连接到电位固定用电极的伸出部的整个上表面的方式形成主电极。
根据本发明，由于电位固定用电极在第一主表面上以比槽宽度宽的方式伸出，所以，可以防止在电位固定用电极和槽的壁表面之间产生间隙。由此，可以得到可靠性较高的半导体装置。
本发明的上述及其他目的、特征、方式和优点，可由与附图相关联地理解的关于本发明的以下的详细说明明确。
附图说明
图1是概要地示出本发明实施方式1的半导体装置的结构的截面图。
图2～图11是以步骤顺序示出本发明实施方式1的半导体装置的制造方法的概要截面图。
图12是示出在电位固定用电极1 2b和槽1b的内壁面之间产生间隙的状态的概要截面图。
图13是概要地示出将图1的结构应用于纵型的PT型IGBT的情况下的结构的概要截面图。
图14是概要地示出将图1的结构应用于纵型的LPT型IGBT的情况下的结构的概要截面图。
图15是概要地示出将图1的结构应用于纵型的NPT型IGBT的情况下的结构的概要截面图。
图16是概要地示出将图1的结构应用于纵型的MOSFET的情况下的结构的概要截面图。
图17是概要地示出将图1的结构应用于横型的IGBT的情况下的结构的概要截面图。
图18是本发明实施方式3的半导体装置的结构，概要地示出具有平面栅极结构的结构的截面图。
图19概要地示出作为本发明实施方式4的半导体装置的载流子积累型IGBT的结构的截面图。
图20概要地示出作为本发明实施方式4的半导体装置的MCT结构的截面图。
图21概要地示出作为本发明实施方式4的半导体装置的IEGT结构的截面图。
图22A是改变发射极区域的形状的例子，是示出发射极和发射极区域电连接的状态的概要平面图。
图22B是沿图22A的平面图的XXIIB-XXIIB线的概要截面图。
具体实施方式
下面基于附图说明本发明的实施方式。
(实施方式1)
参考图1，本实施方式的半导体装置例如可以应用于纵型或横型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、IGBT等。
下面，作为例子，说明沟槽栅极结构的IGBT或MOSFET的表面的MOS栅极部分的结构。此外，为了说明便利，作为例子说明了n沟道型MOS栅极，但是，相反导电型的p沟道型也具有相同的结构或效果。
例如，在由硅构成的半导体衬底1内，形成例如成为漂移区域的n-区域2。在该n-区域2上，在半导体衬底1的第一主表面侧，例如形成构成基极区域的p型区域3。在该p型区域3内，在半导体衬底1的第一主表面，选择性地形成例如成为发射极区域(源极区域)的n型区域4。
以穿过n型区域4以及p型区域3而到达n-区域2的方式，在半导体衬底1的第一主表面形成槽1a。此外，在没有形成n型区域4的半导体衬底1的第一主表面，以穿过p型区域3而到达n-区域2的方式形成槽1b。以覆盖这些槽1a、1b的各自的内壁面以及半导体衬底1的第一主表面的方式，例如，形成由氧化硅膜构成的绝缘膜11。
在槽1a内形成作为控制电极的栅电极1 2a。栅电极12a以隔着绝缘膜(栅极绝缘膜)11而与被n-区域2和n型区域4夹持的p型区域3对置的方式形成。也就是，由栅电极12a、绝缘膜(栅极绝缘膜)11、n-区域2、n型区域4和p型区域3构成绝缘栅型场效应部。
该栅电极12a例如由掺杂有杂质后的多晶硅层(下面称为掺杂多晶硅层)等的具有导电性的材质构成。该栅电极12a仅形成在槽12a内，没有从槽1a突出到半导体衬底1的第一主表面上方。
在槽1b内形成电位固定用电极12b。该电位固定用电极12b例如由掺杂多晶硅层等的具有导电性的材质构成。该电位固定用电极12b具有从槽1b突出到半导体衬底1的第一主表面上方的部分，该突出的部分具有以成为比槽1b的宽度w1大的宽度w2的方式在横向(第一主表面的面内方向)伸出的伸出部。并且，在电位固定用电极12b的伸出部和半导体衬底1之间设置绝缘膜11。
在半导体衬底1的第一主表面上，形成例如由氧化硅膜构成的绝缘膜13。该绝缘膜13具有覆盖栅电极12a上、并且使电位固定用电极12b的伸出部的上表面整体和半导体衬底1的第一主表面的一部分露出的接触孔13a。在该绝缘膜13上形成例如由氧化硅膜构成的绝缘膜19。并且，绝缘膜11位于绝缘膜13和半导体衬底1之间。
在该绝缘膜13、19上以及接触孔13a上形成成为发射极(或者源电极)的主电极。该主电极连接到从接触孔13a露出的电位固定用电极12b的伸出部的上表面整体，并且，利用绝缘膜13、19与栅电极12a电绝缘。
该主电极具有硅化物层14b、16、高熔点金属层14a、势垒金属层15、导电层17。硅化物层14b形成在电位固定用电极12b的伸出部的整个上表面上。硅化物层16形成在从接触孔13a露出的半导体衬底1的表面上。高熔点金属层14a分别形成在绝缘膜11、13、19上。势垒金属层15形成在硅化物层14b、16以及高熔点金属层14a上。导电层17形成在势垒金属层15上。
例如，高熔点金属层14a是在形成硅化物时未反应的钛(Ti)层，所以，不存在的情况较多，此外，在存在的情况下厚度也极薄。硅化物层14b、16例如由硅化钛(TiSi2)构成。势垒金属层15由以抑制半导体衬底1和导电层17的反应为目的而形成的金属膜或金属化合物膜构成，例如由氮化钛(TiN)层构成。导电层17由熔点比势垒金属层15低、并且电阻率比高熔点金属层14a或势垒金属层15低的材料构成。该导电层17在硅含量高于1％的情况下，难以与衬底硅反应，所以没有问题，但是，考虑到下述的引线接合特性，在由难以产生硅析出(nodule)的材质例如硅含量小于1％的铝硅(AlSi)合金、纯的铝等构成的情况下，与高熔点金属层14a或势垒金属层15相比，具有容易与衬底的硅材料进行反应的性质。
接下来，说明本实施方式的制造方法。
参考图2，在具有n-区域2的半导体衬底1的第一主表面形成p型区域3和n型区域4。接下来，在半导体衬底1的第一主表面上，形成穿过这些n型区域4和p型区域3这二者而到达n-区域2的槽1a、和在没有形成n型区域4的区域穿过p型区域3而到达n-区域2的槽1b。以覆盖槽1a、1b的内壁面以及半导体衬底1的第一主表面的方式形成绝缘膜11。对于该绝缘膜11来说，例如，由利用热氧化法所形成的氧化硅膜、利用CVD(Chemical Vapor Deposition)法所形成的氧化硅膜或者氮化硅膜、或者这些膜的组合的材质构成。
参考图3，在半导体衬底1的第一主表面上，以埋入槽1a、1b这二者的方式，形成例如由掺杂多晶硅膜构成的导电层12。为了使该导电层12薄膜化，有时也对该导电层12进行整个面刻蚀。
参考图4，利用通常的照相制版技术，在涂敷光致抗蚀剂21后，进行曝光、显影。由此，在槽1b上，形成宽度比槽1b宽的抗蚀剂图形21。
参考图5，将抗蚀剂图形21作为掩膜，在导电层12上实施干法刻蚀。进行该干法刻蚀，直到至少绝缘膜11的表面露出，由此，选择性地除去导电层12，槽1a内的导电层12a和抗蚀剂图形21正下方的导电层12b残留。
导电层12a仅残留在槽1a内，导电层12a的上表面为比半导体衬底1的第一主表面退后的位置(即，与第一主表面相比为图中下侧的位置)。由该导电层12a形成栅电极。
此外，导电层12b埋入槽1b内，并且，从槽1b突出到半导体衬底1的第一主表面的上方，该突出的部分成为以宽度比槽1b大的方式伸出的形状。由该导电层12b形成电位固定用电极12b。
之后，例如通过灰化等除去抗蚀剂图形21。
参考图6，以覆盖半导体衬底1的第一主表面上的方式形成绝缘膜13。该绝缘膜13可以是利用常压CVD法或等离子体CVD法所形成的PSG(Phospho Silicate Glass)、BPSG(Boro-Phospho Silicate Glass)、BP(Boro-Phospho)-TEOS(Tetra-Ethyl-Ortho-Silicate)氧化硅膜等的任何一种。
参考图7，利用热处理使绝缘膜13回流，使其上表面变平坦。之后，为了提高与照相制版用的光致抗蚀剂的粘着性，例如，利用减压CVD法等形成由氧化硅膜等构成的绝缘膜19。之后，在绝缘膜19上涂敷光致抗蚀剂22。
并且，绝缘膜19的成膜不是必须的，光致抗蚀剂22可以直接涂敷在绝缘膜13上。
参考图8，利用通常的照相制版技术对光致抗蚀剂22进行曝光、显影，构图为预定的形状。以覆盖栅电极12a上、并且使电位固定用电极12b及其周边部开口的方式对该抗蚀剂图形22进行构图。
将该抗蚀剂图形作为掩膜，对绝缘膜19、13实施湿法刻蚀之后，实施干法刻蚀。由此，在绝缘膜19、13上，形成到达电位固定用电极12b的伸出部的上表面以及半导体衬底1的表面的接触孔13a。之后，例如利用灰化等除去抗蚀剂图形22。
并且，用于形成上述接触孔13a的对绝缘膜19、13进行的刻蚀不仅可以是干法刻蚀，而且也可以是湿法刻蚀。
参考图9，实施用于使绝缘膜19、13的接触孔13a的开口端部的形状成为圆形的热处理(回流)。
参考图10，以覆盖整个表面的方式，形成例如钛等的高熔点金属层14。
参考图11，利用例如反应性溅射法形成由例如氮化钛(TiN)构成的势垒金属层15。之后，通过灯加热退火(lamp annealing)等的RTA(Rapid Thermal Anneal)处理，越过势垒金属层15，对高熔点金属层14进行热处理。由此，高熔点金属层14的高熔点金属和导电层12或半导体衬底1的硅进行反应，形成由高熔点金属和硅构成的硅化物层(例如TiSi2)14b、16。也就是，在高熔点金属层14和导电层12的接触部分，形成硅化物层14b，在高熔点金属层14和半导体衬底1的接触部分，形成硅化物层16。
此时，还存在绝缘膜11、13、19上的高熔点金属层14未进行反应而作为未反应的高熔点金属层(例如钛层)14a残留下来的情况。
之后，在整个表面形成由例如铝构成的导电层17，实施用于使势垒金属层15、导电层17等稳定的热处理，从而图1中示出的本实施方式的半导体装置完成。
根据本实施方式，由于在电位固定用电极12b和槽1b的内壁面之间没有产生间隙，所以，可以得到可靠性较高的半导体装置。下面对其进行说明。
参考图12，在电位固定用电极12b仅形成在槽1b内的情况下，在绝缘膜13上形成接触孔13a时，电位固定用电极12b和槽1b的内壁面之间的绝缘膜11也被刻蚀了。由此，在电位固定用电极12b和槽1b的内壁面之间产生了非常细的间隙50。
此外，在通过溅射法等形成与硅接触而形成硅化物层14b、16的高熔点金属层的情况下，在成膜之前，以除去硅的露出部分的自然氧化膜为目的，利用氢氟酸等进行表面的刻蚀。由于该刻蚀，存在绝缘膜11被更大(深)地刻蚀的危险性。
在这样产生的极细的间隙50中埋入高熔点金属层或势垒金属层15非常困难。此外，高熔点金属层或势垒金属层15即使以堵塞间隙50上的方式付着，也不能避免其膜厚度变薄或者产生针孔。
在这种状态下，当形成铝层作为导电层17时，导电层17的铝与半导体衬底1的硅或电位固定用电极12b的硅直接接触、或者隔着阻挡性较弱的金属膜而形成。由此，硅扩散到铝中，同时，铝也侵蚀到硅中而成为尖峰(产生所谓的铝尖峰)，从而电特性受到很大损失，不能保证长期的可靠性。
另一方面，在本实施方式中，如图1所示，电位固定用电极12b具有在第一主表面上以成为比槽1b的宽度w1大的宽度w2的方式伸出的伸出部。并且，该电位固定用电极12b的伸出部覆盖槽1b的内壁面和电位固定用电极12b之间的绝缘膜11上。因此，当进行形成图8中示出的接触孔用的刻蚀时，可以防止槽1b的内壁面和电位固定用电极12b之间的绝缘膜11被刻蚀除去。由此，可以防止在电位固定用电极12b和槽1b的内壁面之间产生间隙。这样，可以防止产生细微的间隙，所以，在该细微的间隙上势垒金属的阻挡性也不会恶化。因此，可以防止导电层17的铝与半导体衬底1的硅或电位固定用电极12b的硅进行反应，可得到可靠性较高的半导体装置。
此外，由于电位固定用电极12b的伸出部的整个上表面与发射电极连接，所以，可以确保电位固定用电极12b和发射极的接触面积变较大。由此，可以稳定地将电位固定用电极12b的电位固定到GND。
此外，由于电位固定用电极12b的伸出部的整个上表面与发射极连接，所以，形成图8中示出的接触孔13a所要求的加工精度可以降低。
假定以仅到达电位固定用电极12b的伸出部的一部分方式形成接触孔时，必须使电位固定用电极12b用的槽1b的宽度比栅电极用的槽1a的宽度大。由此，若在相同的刻蚀步骤中形成槽1b和槽1a时，槽1b比槽1a深一些。由此，在截止时的主耐压保持时产生电场集中，导致主耐压降低。
与此相对，在本实施方式中，由于将电位固定用电极12b的伸出部分的整个上表面与发射极连接，所以，可以使槽1b的宽度与槽1a的宽度相同。由此，可以抑制上述的主耐压保持时的电场集中，可以将主耐压维持得较高。
此外，电位固定用电极12b与发射极电连接，通过绝缘膜11与半导体衬底1对置地形成电容，所以，可利用该电位固定用电极12b使半导体衬底1的电位固定并稳定。
此外，在本实施方式中，在以相同的间距重复地形成几百万、几十亿单元组中，编入电位固定用电极12b。由此，本实施方式的半导体装置是适于与高集成化相伴的单元尺寸的缩小的结构。
此外，在本实施方式中，假定多个电位固定用电极12b邻接地形成的情况下，邻接的电位固定用电极12b所夹持的p型区域3能够与发射极电连接。因此，邻接的电位固定用电极12b所夹持的p型区域3能够可靠地成为接地电压而不成为电浮置状态。
并且，作为形成图1所示的硅化钛(TiSi2)层14b和氮化钛(TiN)层15的叠层结构的方法，具有如下方法：例如，对利用溅射法形成在硅上的钛(Ti)层进行灯加热退火，由此，使与硅接触的钛层的下侧进行硅化物化而成为硅化钛，同时，使钛层的上侧与灯加热退火的环境下的氮气进行反应，形成氮化钛。下层的硅化钛层使欧姆特性较好，上层的氮化钛层成为势垒金属。由利用上述灯加热退火进行的热氮化形成氮化钛层的方法，是由下层的硅化物层和上层的氮化钛层分摊钛层的厚度的方法，所以，氮化钛层的膜不会变厚。
因此，在需要较厚的氮化钛层的情况下，优选通过反应性溅射法形成氮化钛层。在采用该方法的情况下，可得到硅化钛层14b/反应性氮化钛层15/铝系材料层17的叠层结构。此外，铝系材料层17是纯的铝、硅含量小于1％的铝硅(AlSi)合金、铝铜(AlCu)合金、铝硅铜(AlSiCu)合金等。
此外，在双极IC(Integrated Circuit)或功率器件的情况下，也存在使用欧姆特性比硅化钛好的硅化物层即硅化铂(PtSi)层作为硅化物层的情况。在这种情况下，使用硅化铂(PtSi)层/钨化钛(TiW)层/铝系材料层的叠层结构。
(实施方式2)
图1中示出的结构可以应用于图13～图15中示出的纵型的IGBT、图16中示出的纵型的n沟道MOSFET(下面称为nMOSFET)或图17中示出的横型的IGBT等。
并且，所谓纵型的意思是，主电流在形成在半导体衬底的第一主表面上的电极和形成在第二主表面上的电极之间流过的类型。此外，所谓横型的意思是，主电流在形成在半导体衬底的第一主表面上的电极间流过的类型。
参考图13，该结构是将图1的结构应用于纵型的PT(穿通：PunchThrough)型IGBT的情况下的结构。在该结构中，在半导体衬底1的n-区域(n-漂移区域)2的第二主表面侧依次形成n+区域(n+缓冲区域)5和p+区域(p+集电极区域)6。以与该p+区域(p+集电极区域)6接触的方式，在半导体衬底1的第二主表面上形成主电极(集电极)18。
参考图14，该结构是将图1的结构应用于纵型LPT(弱穿通：LightPunch Through)型IGBT的情况下的结构。在该结构中，在半导体衬底1的n-区域(n-漂移区域)2的第二主表面侧依次形成n型区域(n型缓冲区域)5和p型区域(p型集电极区域)6。以与该p型区域(p型集电极区域)6接触的方式，在半导体衬底1的第二主表面上形成主电极(集电极)18。
此外，参考图15，该结构是将图1的结构应用于纵型的NPT(非穿通：Non Punch Through)型IGBT的情况下的结构。在该结构中，在半导体衬底1的n-区域(n-漂移区域)2的第二主表面侧直接形成p型区域(p型集电极区域)6。以与该p型区域(p型集电极区域)6接触的方式在半导体衬底1的第二主表面上形成主电极(集电极)18。
参考图16，在该结构中，在半导体衬底1的n-区域(n-漂移区域)2的第二主表面侧直接形成n+区域(n+漏极区域)5。以与该n+区域(n+漏极区域)5接触的方式，在半导体衬底1的第二主表面上形成主电极(漏电极)18。
参考图17，在该结构中，在n-区域(n-漂移区域)2内，在半导体衬底1的第一主表面形成n型区域(n型缓冲区域)5。此外，在n型区域(n型缓冲区域)5内，在半导体衬底1的第一主表面形成p型区域(p型集电极区域)6。
以与p型区域(p型集电极区域)6接触的方式，在第一主表面上形成主电极(集电极)区域。该主电极(集电极)具有在半导体衬底1的第一主表面与p型区域(p型集电极区域)6接触的硅化物层16、形成在绝缘膜11、13、19上的未反应的高熔点金属层14a、形成在硅化物层16以及高熔点金属层14a上的势垒金属层15、形成在该势垒金属层15上的例如由铝构成的导电层18。
在该图17中示出的横型IGBT结构将图13中示出的PT型的纵型IGBT的结构作成横型。与此相同地，在图1中示出的结构也可以应用于将图14中示出的LPT型的纵型IGBT结构作成横型或将图15中示出的NPT型的纵型IGBT结构作成横型后的结构。
并且，图13～图17的除此以外的结构与图1中示出的实施方式1的结构几乎相同，所以，相同的要素给出相同的符号，并且省略其说明。
这样，图13～图17的各结构也与实施方式1相同，电位固定用电极12b具有在第一主表面上宽度w2比槽1b的宽度w1大的伸出部，所以，可防止在电位固定用电极12b和槽1b的壁面之间产生间隙，由此可以得到可靠性较高的半导体装置。
(实施方式3)
在图1中示出的上述实施方式1中，说明了绝缘栅型场效应部的栅极是沟槽栅极结构，但是，绝缘栅型场效应部的栅极也可以是平面栅极结构。下面说明该结构。
参考图18，例如，在由硅构成的半导体衬底1内，形成例如成为漂移区域的n-区域2。在该n-区域2，在半导体衬底1的第一主表面侧，选择性地形成例如成为基极区域的p型区域3。在该p型区域3内，在半导体衬底1的第一主表面侧，选择性地形成例如成为发射极区域(源极区域)的n型区域4。
在第一主表面，在被n型区域4和n-区域2夹持的p型区域3上，隔着绝缘膜(栅极绝缘膜)11形成栅电极12a。该栅电极12a形成在平坦的第一主表面上，而没有形成在槽内。绝缘膜(栅极绝缘膜)11例如由氧化硅膜构成，栅电极12a例如由掺杂多晶硅层等的具有导电性的非金属的材质构成。
由栅电极12a、绝缘膜(栅极绝缘膜)11、n-区域2、n型区域4和p型区域3构成绝缘栅型场效应部。
并且，本实施方式的除此以外的结构与图1中示出的实施方式1的结构几乎相同，所以，相同要素给出相同的符号，并且，省略其说明。
这样，即使绝缘栅型场效应部的栅极是平面栅极结构，与实施方式1相同地，电位固定用电极12b具有在第一主表面上宽度比槽1b的宽度大的伸出部，所以，也可以防止在电位固定用电极12b和槽1b的壁面之间产生间隙，由此，可得到可靠性较高的半导体装置。
此外，与实施方式1的结构相同，本实施方式的结构也可以应用于图13～图15中示出的纵型IGBT、图16中示出的纵型MOSFET或图17中示出的横型IGBT等。
(实施方式4)
在实施方式1～3中说明了IGBT、MOSFET，但是，本发明也可以应用于除此以外的具有绝缘栅型场效应部的元件，也可应用于例如载流子积累型IGBT、MCT(MOS-Controlled Thyristor)、IEGT(InjectionEnhanced Gate Transistor)等。下面说明这些结构。
参考图19，本实施方式的载流子积累型IGBT与图13中示出的PT型的纵型IGBT结构相比，不同之处在于，在n-区域2和p型区域3之间增加n型CS(Carrier Stored)层31。
除此以外的载流子积累型IGBT的结构与图13中示出的结构几乎相同，所以相同的要素给出相同的符号，并且省略其说明。
参考图20，在本实施方式的MCT中，在例如由硅构成的半导体衬底1内，形成例如成为漂移区域的n-区域2。在该n-区域2上，在半导体衬底1的第一主表面侧，依次形成例如成为基极区域的p型区域3和例如成为阴极区域的n型区域32。在该n型区域32内，在半导体衬底1的第一主表面侧，选择性地形成例如成为短发射极区域(short emitterregion)的p+区域33。
以穿过p+区域33、n型区域32以及p型区域3而到达n-区域2的方式，在半导体衬底1的第一主表面形成槽1a。此外，在没有形成p+区域33的半导体衬底1的第一主表面，以穿过n型区域32以及p型区域3而到达n-区域2的方式形成槽1b。以覆盖这些槽1a、1b的各自的内壁面以及半导体衬底1的第一主表面的方式，形成例如由氧化硅膜构成的绝缘膜11。在槽1a内形成栅电极12a，在槽1b内形成电位固定用电极12b。
除此以外的MCT的结构与图13中示出的结构几乎相同，所以，相同的要素给出相同的符号，并且省略其说明。
参考图21，本实施方式的IEGT与图13中示出的PT型的纵型IGBT结构相比，不同之处在于，在栅电极12a和电位固定用电极12b之间增加栅极的间隔结构。
该栅极的间隔结构具有至少两个槽1c和埋入该槽1c内的伪栅极12c。在没有形成n型区域4的半导体衬底1的第一主表面，以穿过p型区域3而到达n-区域2的方式形成两个槽1c。在两个槽1c的各自的内壁上形成例如由氧化硅膜构成的绝缘膜11。
两个槽1c分别由伪栅极12c填埋。分别埋入两个槽1c的伪栅极12c具有以宽度比槽1c的宽度大的方式伸出的伸出部。邻接的伪栅极12c的伸出部在半导体衬底1的第一主表面上相互连接，由此，邻接的伪栅极12c彼此为相同电位。由两个槽1c夹持的p型区域3成为电浮置的状态。
以覆盖两个伪栅极12c的伸出部的方式形成绝缘膜13、19。在该绝缘膜13、19上形成发射极。
在该IEGT中，伪栅极12c的数量或间隔可根据IEGT所要求的特性(主耐压等级、电流密度、动作速度等)、结构任意设定。
在除此以外的IEGT结构中，由于与图13中示出的结构几乎相同，所以相同的要素给出相同的符号，并且省略其说明。
这样，即使在载流子积累型IGBT、MCT以及IEGT的任何一种中，与实施方式1相同地，电位固定用电极12b在第一主表面上具有宽度比槽1b的宽度大的伸出部，所以，也可以防止在电位固定用电极12b和槽1b的壁面之间产生间隙，由此，可得到可靠性较高的半导体装置。
(其他实施方式)
对改变发射极区域的形状后的其他例子进行说明。
图22A和图22B是改变了发射极区域的形状的例子，图22A是示出发射极和发射极区域的电连接的状态的概要平面图，图22B是沿图22A的XXIIB-XXIIB线的概要截面图。参考图22A，在半导体衬底1的第一主表面，在与槽1a、1b的延伸的方向交叉的方向(例如，正交的方向)上条纹状地配置各n型区域(发射极区域)4和p型区域(基极区域)3。也就是，在图22A中，如粗线所示，n型区域(发射极区域)4在平面图中形成为由槽1a、1b断开的带状。此外，p型区域(基极区域)3也在平面图中形成为由槽1a、1b断开的带状。
这样，n型区域(发射极区域)4和p型区域(基极区域)3在平面图中在第一主表面交替地形成为带状，对于n型区域(发射极区域)4的带状区域来说，除槽1a、1b以外，仅由n型区域(发射极区域)4构成，对于p型区域(基极区域)3的带状区域来说，除槽1a、1b以外，仅由p型区域(基极区域)3构成。
这样条纹状地配置各n型区域(发射极区域)4和p型区域(基极区域)3，所以，硅化物层16与n型区域(发射极区域)4和p型区域(基极区域)3这二者接触。由此，对于发射极来说，硅化物层16与n型区域(发射极区域)4和p型区域(基极区域)3电连接。
在上述实施方式中，说明了半导体衬底1的材料是硅的情况，但是，在本发明中的半导体衬底1的材料不限于硅材料，广泛地也可以是除硅以外的半导体材料或由硅与其他元素的化合物构成的半导体材料。例如，作为半导体衬底1的材料，也可以采用碳化硅(SiC)、氮化镓(GaN)等宽带隙材料、或硅锗(SiGe)、镓砷(GaAs)、铟磷(InP)、镓铝砷(GaAlAs)等化合物半导体材料、作为由碳构成的宽带隙半导体材料的钻石或热解石墨(Pyloritic Graphite)、p-BN(Pyloritic Boron Nitride)、硫化镉(CdS)或镉硒(CdSe)等II-VI族化合物半导体材料等。
本发明可以特别有利地应用于功率用半导体装置。
在上述实施方式中示出的导电型(p型、n型)可以是相反的导电类型。
详细地说明并示出了本发明，但是这仅是示例性用的，不是限定，应该理解为本发明的范围由所附的技术方案的范围解释。

Claims (8)

1.一种半导体装置，具有：
半导体衬底，具有第一主表面，在所述第一主表面具有槽；
具有绝缘栅型场效应部的元件，该绝缘栅型场效应部包括形成在所述第一主表面的栅电极；
电位固定用电极，埋入所述槽内，并且，具有在所述第一主表面上以宽度比所述槽的宽度大的方式伸出的伸出部；
第一主电极，形成在所述第一主表面上，与所述栅电极电绝缘，并且，连接到所述电位固定用电极的所述伸出部的整个上表面。
2.根据权利要求1的半导体装置，其特征在于，
所述第一主电极包括：第一金属膜；第二金属膜，形成在所述第一金属膜上，熔点比所述第一金属膜低并且容易与所述半导体衬底的构成材料反应。
3.根据权利要求1的半导体装置，其特征在于，
所述元件是具有所述绝缘栅型场效应部的双极晶体管。
4.根据权利要求1的半导体装置，其特征在于，
所述半导体衬底具有与所述第一主表面对置的第二主表面，
还具有形成在所述第二主表面的第二主电极，
所述元件是在所述第一主电极和所述第二主电极之间流过主电流的纵型元件。
5.根据权利要求1的半导体装置，其特征在于，
还具有形成在所述第一主表面的第二主电极，
所述元件是在所述第一主电极和所述第二主电极之间流过主电流的横型元件。
6.一种半导体装置的制造方法，具有如下步骤：
在半导体衬底的主表面形成槽；
以埋入所述槽内的方式在所述主表面上形成导电层；
对所述导电层进行构图，由此，形成电位固定用电极，并且，在所述主表面形成栅电极，该电位固定用电极埋入所述槽内且具有在所述主表面上以宽度比所述槽的宽度大的方式伸出的伸出部；
以覆盖所述栅电极上并且使所述电位固定用电极的所述伸出部露出的方式形成绝缘层；
以与所述栅电极电绝缘并且连接到所述电位固定用电极的所述伸出部的整个上表面的方式形成主电极。
7.根据权利要求6的半导体装置的制造方法，其特征在于，
形成所述主电极的步骤具有如下步骤：以与所述电位固定用电极的所述伸出部接触的方式，形成第一金属膜；在所述第一金属膜上形成熔点比所述第一金属膜低并且容易与所述半导体衬底的构成材料反应的材质构成的第二金属膜。
8.根据权利要求7的半导体装置的制造方法，其特征在于，
还具有实施用于使所述第一以及第二金属膜稳定的热处理的步骤。
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